클럭 전압

C

cjupiter

Guest
전환 콘덴서 회로에 클럭을 적용할 때, 무엇이 시계의 최적의 진폭 것이다.즉.그것을, 약간, 또는 MOSFET의 문턱 전압보다 훨씬 더 큰 동등해야하는가?

 
내가 생각하는 것은 그것의 금리 먼저 소음 및.

 
진폭 shd 분명히 매우 임계값보다 높은 전압을 ..<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="충격" border="0" />
 
코스의 진폭은 매우 높은해야한다
threshol 전압,보다
당신은 스위치로서 트랜지스터를 사용하고자하는 사람
그래서 그들의 저항에 상응해야한다
가능한 한 작은
론 = 1/beta / (Vgs - Vt)
그래서 감소 Vgs, 론 증가

 
내 시야에서 전압으로 (전압 레일)을 가능한 높은해야한다
the SNR을 더 좋을 것이다.

 
이 높을수록 ..일반적으로 전원 공급 장치의 전압이 사용됩니다.그러나 가끔은 시계 () Vdd 증폭 스위치 선형 증가보다 높은 전압을 적용하는 데 사용됩니다.그러나 게이트 산화 안정성의 문제를 소개합니다.

 
게이트 산화물 reliablity의 측면에서, 나는 (사실은 내가 잘 모르겠지만 꽤 일부 의심해야하고 난 당신의 일부 의견을 얻을) 원하는 : 만약 내가 전압 게이트 - 소스 있도록 끊임없이 VDD, 다음에 평등에 부트 스트랩 회로를 사용 산화를 통해 언제든지 최대 전압 VDD를 평등이고,이 산화 reliablity 문제를 만들어서는 안됩니다.하지만 방법에 대해서 일괄 게이트 전압?게이트는 전압 VDD를 초과할 경우에는이 방법으로 일괄 작업 맞지?그것 게이트
- 산화 문제에 기여할 것인가?

 
최대한 멀리 .. 이해

원래 boostrap 회로 ()
전압 펌프 베이커에 설명되어 / 리
/ 보이스의 CMOS 도서 예 Vdd보다 높은 클럭의 전압을 생산하고있습니다.비록 정상적인 클럭을 사용하면보다 높은 전압에있는 시계의 수준, 그래서 다시 Vgs 신호입니다 종속, 상수이다.이 접근법은 게이트 산화물 reliabilty 문제가 발생할 수있습니다.

1.5 - V를, 10 - 비트
14.3 - 미시시피 "에 설명된대로 수정한 회로 / 아날로그의 CMOS 파이프라인 - - 디지털
변환기"Abo & 그레이로 Vdd (그래서 VG 신호에 따라 다름)입니다 상수 Vgs 평등을 제공합니다.그들은 그러한 회로,
그래서 Vdd를 넘지 않을 경우 Vgb, 신뢰성에 문제가 발생하지 않을 것으로 보인다 산화 안정성을 절감하지 않을 써주세요.

누군가 장치 물리학의 관점에서 설명할 수 있습니까??

 
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