클럭 생성 지연 기간에

[honnaraj.t]

안녕,
그것을 많이 내게 도움이 될 것입니다 ... 만약이 문제를 해결할 수있는 하나 ....

문제 : 어떻게 우리는 시계를 일정 기간 미만 지연을 생성할 수있습니다.

예 : 만약 내 시계는 20ns 기간입니다 ...VHDL에서 어떻게 8ns 지연을 생성할 수있습니다.
난 CPLD를 사용하겠습니다.PLL을 사용하는 옵션이없습니다 ..이 연수를 통해 발생한다 ......

사전에 감사 ....................

 

[asjohnas]

당신이 필요한 경우는 ADC에서 얻을 수있는 필터를 사용하여 샘플의 지연.
Virtex4 또는 사용할 수있는보다 나은 IDELAY 요소처럼 자일링스 칩에 대해 와이어 경우 신호를 보낸다.

 

[fvm]

8 ns의 다소 깁니다.로직 셀 지연 이내 짧은 CPLD와 함께 해결되지 않습니다
자원, 또한 반드시
CPLD 설계 도구에 의해 지원되지 않습니다.
비록 프로그래밍하지, 외부 RC 지연 아마 최고입니다.

 

[maheshkuruganti]

외부 프로그래머블 지연 Line.Check Maxim은 더 나은 솔루션을
사용하는 것입니다