클럭 분할기

[Tom2]

내가 FPGA.I하는 데 사용되는 그것을 사용하려고하는 구분선 시계에 대한 코드를 코드를 썼다과 내가 modelsim에서 테스트하고 문제가 right.The 사용되는 그 합성 (자일링스) 나는 문제를 만들 내가 왜곡이 경고에 대해 FPGA를하고 FPGA를 확인을 작동하지 않습니다.
가요 ????? 누구 아는 문제를 어떤 코드 내가 잘못에
코드 pellow 있습니다 :-------------------------------------------------- --------------------------------
- 회사명 :
- 엔지니어 :
-
- 날짜 작성 : 17시 11분 51초 2006년 10월 2일
- 설계 이름 :
- 모듈 이름 : 분배기 - 행동
- 프로젝트 이름 :
- 타겟 디바이스 :
- 도구 버전 :
- 설명 :
-
- 종속성 :
-
- 수정 :
- 수정 0.01 - 파일 생성됨
- 추가 의견 :
-
-------------------------------------------------- --------------------------------
도서관의 IEEE;
사용 IEEE.STD_LOGIC_1164.ALL;
사용 IEEE.STD_LOGIC_ARITH.ALL;
사용 IEEE.STD_LOGIC_UNSIGNED.ALL;

---- 주석 다음의 라이브러리 선언하면 인스턴스
뒤진에이 코드 자일링스의 ---- 모든.
- 도서관 UNISIM;
- 사용 UNISIM.VComponents.all;

엔티티 분배기입니다
포트 (시계 : STD_LOGIC에;
Clock2 : 아웃 STD_LOGIC);
끝 분배기;

건축 행동은 구분선의 하나입니다

신호 카운터 : STD_LOGIC_Vector (31 downto 0) : = (엑스 "00000000");
법원 신호 : STD_LOGIC : = '0 ';

시작
프로세스 (시계, 법원)
시작
만약 rising_edge (시계) 다음
카운터 <= 카운터 1;
그때면 카운터 = 100000000
카운터 <= (엑스 "00000000");
법정 <이 = 안 코트;
다른 사람
법정 <가 = 법원;
종료면;
종료면;
Clock2 <= 법원;
최종 처리;

끝 행동;

 

[lordsathish]

안녕하세요 점점 ... 있었 있다고 말할 무슨 경고는 당신이

당신 생각이 더 좋을 수있는 코드는 ...난 못해, 희망이 보여 모든 경고 난 ...

도서관의 IEEE;
를 사용 ieee.std_logic_1164.all;
를 사용 ieee.std_logic_arith.all;
사용 ieee.std_logic_unsigned.all;엔티티 세비야 시니
- 선언
포트 (시계 : STD_LOGIC에;
Clock2 : 아웃 STD_LOGIC);

최종 세비야;

- HDS는이 interface_end
세비야의 ARS는이 아키텍처 IS
신호 카운터 : STD_LOGIC_Vector (31 downto 0) : = (기타 => '0 ');
하는 BEGIN
프로세스 (시계)
시작
만약 rising_edge (시계) 다음
카운터 <= 카운터 "00000000000000000000000000000001";
만약 카운터 = "10000000000000000000000000000000"그때
카운터 <= (기타 => '0 ');
종료면;
종료면;

최종 처리;

Clock2 <= 카운터 (31);최종 ARS는;

 

[Guest]

[No message]

 

[Iouri]

<이) = 31 카운터 (법원 왜 그렇게 할 수있는 당신이 필요 번째 당신이 "만약";

또한 일반적인 의견 당신이 '= '0 어떻게 다른 사람이 될거 재설정 더 카운터 <= (>);안부

 

[cheggy]

카운터 <= 카운터 1;

... 그리고 그것은 혼자 일하는 모든

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

!