클럭 게이팅 셀에 결함을 방지하려면 어떻게해야하나요?

K

kiranks9

Guest
클럭 게이팅 셀의 고장을 방지하려면 어떻게해야하나요? 하나의 입력을 활성화하고 다른 하나는 클럭 소스입니다.
 
어떻게 당신이 코드를 다음과 같은 몇 가지, UR 클럭 게이팅 셀을를 수행 썼다고; 입력 CLK, 사용, 출력 Q, 등록 QD, 모듈 clk_gate (CLK, 활성화, Q) 항상 @ (*)로 시작하는 경우 (~ CLK) QD는 = 사용, Q = CLK & QD 할당 끝, endmodule 당신이 다른 방법이 있으면 알려주!
 
U는 AND 게이트 앞에 추가 래치를 말할 의미합니다. 그것은 래치의 출력이 AND 게이트 중 하나를 입력갑니다 및 기타 입력 클록있다는 것을 의미합니다. 내 말이 맞지?
 
낮은 패스 래치 +와 FF를 실행시킨 상승 에지가 게이트 수 있습니다. 이것은 사용 핀이 1T 지연 않았습니다. 당신은 STA를 통과하면 낮은 패스 래치를 + 사용하고, 때, 어떤 결함은 없습니다. OR 게이트는 게이트 FF를 실행시킨 상승 에지, 당신은 STA를 전달하는 경우도 아무런 결함이 없을 것입니다 수 있습니다. PS : 자신의 게이트 모듈을 쓸 사용할 때, 직접 인스턴스 셀 라이브러리 세포를 bettern 싶지만,이 비활성화됩니다 합성 도구는 게이트 로직에 대한 최적화를 않습니다. 지금은 휴대 라이브러리에서 클럭 게이팅 셀을가있을 수 있습니다, 세포를 ICG로 명명된 수 있습니다.
 
안녕하세요, 글리치을 피하기 위해 래치 기반의 클럭 게이팅 스타일을 사용할 수 있습니다. 래치와 AND 게이트의 조합을 사용합니다. CLK와 래치의 입력으로 사용 신호는 래치의 출력은 AND 게이트와 다른 입력 CLK 신호에 대해 하나 입력됩니다. 출력 OD 및 게이트는 클럭 신호로 실패에 전파됩니다. 그것은 당신을 도울 수 있습니다. 감사합니다 .. HAK ..
 
이제 일 당신이이 (통합 CLK의 게이팅 셀) 셀 ICG는 당신의 합성 도구를 말해 X 비트 폭보다 큰 버스를 사용하는 CLK의 게이팅을 제한 넣어해야한다는 명령 연습입니다. 합성 도구는 일을 처리 휴식을 취할 것입니다.
 
NIR은, 당신이 ICG 셀을 가리키는 있습니까?, 그리고 나서 이런 생각이 ICG 세포는 스캔 문제 조항과 함께 사용할 수 있습니다. ICG 세포는 스캔 핀 옵션으로 사용할 수 있습니다. 따라서 전체 세포를 ICG하면 모든 문제에 대한주의를 취할 것입니다 ...
 
또 다른 방법은 다음과 같은 논리를 사용하여, 그것은 고장은 무료 것입니다. (~ 쳐야) en_reg1를 시작하면 항상 @가 (negdege CLK 또는 negedge 쳐야) 시작
 
내 생각은 ... 당신이 래치를 사용하는 경우 타이밍이 더 어렵습니다 ......
 
안녕 모두, [견적]는 당신이 래치를 사용하는 경우 ... 난 타이밍이 더 어려워 ......[/ 견적] 여기에 더 이상의 코멘트라고 생각합니다. 나는 navneetgupta에 동의 해요. 이후, 우리는 ICG 세포를 가지고 대체 낮은 패스 래치 + 및 게이트를 사용하지 않아도됩니다. STA 동안, 걸쇠가 제대로 그것이 비동기 세포 사촌을 제약해야합니다. 조언을 바랍니다.
 
내가 개념 솔루션을 주자 ... 이 사실이 얼마나 있는지 잘 모르겠 어서 다른 포럼 회원은 완전히 반대 수 있습니다 .. 하지만 몇 가지 아이디어를 줄 것이다 바랍니다 .. 설치를 봐와 기술 라이브러리에서 래치 시간 요구 사항을 보유 ... 시계 (활성화) 적절하게 하강 에지에서 신호와 관련하여 제약하여 래치 입력을 ... 예를 들어, 설치 시간은 12 PS (추측)입니다 .. 최대 지연 (제약으로 줄) = CLK - Q (실패를 실행) + 경로 지연 + 난봉꾼 설정 시간 (우리의 경우 12 PS) 아마 set_max_delay 입력 래치 이전에 실패의 경로에 대한 허용이 같은 래치의 제약 사항 입력보다 이 작업을 수행할 수 있습니다. 건 당신이에서 자신과 제약에 대한 (시작 실패 및 래치 사이의 경로) 값을 지연을 계산해야 할 것입니다 ... 하지만이 값은 새로운 네트리스트를 생성할 때 다시 변경됩니다 ...
 
jaydip 안녕하세요, UR 답장을 보내주셔서 감사합니다. 내가 지금 여기에 제안을했습니다. 대신 래치를 사용, 우리는 negedge의 실패를 사용합니다. AND 게이트 + negedge D - FF. 이제 누군가가 시계가 낮은 고가에서 전환 때 무슨 일이 물어 볼지도 모르겠어요 ... 메타 안정성. 이후 전환 후 시계가 낮은 다음과 게이트입니다. 그래서, AND 게이트는 시계의 전체 기간 동안 낮은 불안 정한 실패 값을 차단합니다. 게다가, 그것은 나중에 STA를 훨씬 쉽습니다. 당신은 어떻게 생각하십니까? 여기에 도움이 되거하시기 바랍니다. 사전에 감사합니다.
 
디자이너 안녕하세요,이 문제에 대한 모든 의견. 더 게이트 + negedge D - FF 또는 AND 게이트는 전혀 ICG 세포, + 래치가 없다면? 사전에 감사합니다.
 
안녕 모두, DFT 측면을 고려하십시오 : 스캔 체인 실패의 래치 대신에이 모서리 간단하게 - 적 사용하는 경우 플립플롭은 데이터 - 봤어요 가장자리를 맛볼 수 있습니다. DFT를 인용 래치 더 나은 옵션입니다. 그러나 bypassale 클럭 반전 회로를 사용하여 다음 이상하신 에지 실패를 세우면, 그때 나는 어떤이 (래치 또는 실패) 더 결정할 수 없습니다입니다. 우리는 래치의 일부 fult 범위를 풀어 그래도 (아니 확신) 내 이해 당 마찬가지로 한 댓글 없습니다 .........
 
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