코드에 대한 도움말 2009년 4월 20일 16:25

[kkdelabaca]

안녕하세요

누군가가 나를이 하나 VHDL 코드를 도식 번역을 도와 드릴까요?
내부의 노드를 연결하는 방법을 이해하지 않습니다.

감사합니다!!<img src="http://img24.imageshack.us/img24/4512/tovhdl.jpg" border="0" alt=""/> /************************************************* **************/
/************************************************* **************/
/******************** 코드 MULTIPLEXOR에
대한 *********************/
/************************************************* **************/

도서관은 IEEE;
사용 ieee.std_logic_1164.all;

-------------------------------------------------

엔티티 Mux입니다
포트 (I3 : std_logic_vector (2 downto 0);
I2 : std_logic_vector (2 downto 0);
11 명의 : std_logic_vector (2 downto 0);
I0 : std_logic_vector (2 downto 0);
S : std_logic_vector (1 downto 0);
오 : std_logic_vector (2 downto 0)
);
최종 Mux;

-------------------------------------------------

먹스를의 건축물 behv1입니다
시작
프로세스 (I3, I2,
11 명의, I0, S)를
시작

- 케이스를 사용하여 성명
사건입니다
때 "00"=> O를 <= I0;
때 "01"=> O를 <= 11 명의;
때 "10"=> O를 <= I2;
때 "11"=> O를 <= I3;
다른 때 => O를 <= "쿨쿨";
결국 사건;

엔드 프로세스;
최종 behv1;

/************************************************* **************/
/************************************************* **************/
/*********************** 코드 카운터 **********************/
/************************************************* **************/

도서관은 IEEE;
사용 ieee.std_logic_1164.all;
사용 ieee.std_logic_unsigned.all;

-------------------------------------------------- -

엔티티 카운터이다

일반
회 (N : 자연 : = 2);
포트 (시계 : std_logic;
분명 : std_logic;
카운트 : std_logic;
질문 : std_logic_vector
회 (N - 1 downto 0)
);
최종 카운터;

-------------------------------------------------- -

카운터의 건축물 behv입니다

Pre_Q 신호 : std_logic_vector
회 (N - 1 downto 0);

시작

- 문제는 카운터 설명

프로세스 (시계, 카운트, 취소)
시작
만약 분명한 = '1 '을
선택한 다음
Pre_Q <= Pre_Q - Pre_Q;
elsif (시계 = '1 '과 clock'event) 다음
만약 카운트 = '1 '을
선택한 다음
Pre_Q <= Pre_Q 1;
끝;
끝;
엔드 프로세스;

- 동시 할당 성명
질문 <= Pre_Q;

최종 behv;

 

[fvm]

난 분명히 ltera MaxPlus II 또는 보여요 (에서)
@ rtus 소프트웨어를 사용하는 경우를 참조하십시오.

generate VHDL code from the schematic.

적어도 후자의 도면에서
VHDL 코드를 생성할 수있습니다.참조 dessign받을하는 간단한 방법.

이 옵션을 제외하고, 체계적인 VHDL 디자인에 대한 얘기부터, 최상위 레벨의 설계가 누락되었습니다.다른 법인, 그 의도 포트로 외부 신호를 가지고 있으며 두 가지 구성 요소가 인스턴스, 당신 게시물에 게재됩니다.물론 구성 요소 인스턴스에 대한 기본적인 문법을 알고 있어야합니다.엄마 (에서) 좋은
도구 템플릿 편집기 rtus VHDL, 그게 당신이 모든 기본적인 문법 요소 당신은
VHDL 코드를 작성하는 동안있어 보여줄 수있다.

그러나 설계도를 정확히 피팅하지, 구성 요소가없습니다.이진 카운터 2보다 오히려 3 비트가 있어야합니다 (일반 포트에서 변경될 수 있음)와 당신은
당신의 3 비트 MUX는 하나의 비트가 필요합니다.

당신은 VHDL 교과서 상담도 할 수있습니다.컴파일러는 Synopsys의 VHDL 매뉴얼도 내 의견에 대한 좋은 참고 http://www.cse.unsw.edu.au/ ~ cs3211/refs/vhdl1.pdf입니다

 

[ombadei]

안녕하세요 ..이 매뉴얼에서 당신은 무엇 시놉시스 VHDL 컴파일러가 게시한합니까?

 

[Guest]

[No message]

 

[aapatel374]

유 유에 대한 모든 it.then를 사용하여 구성 요소에 대한 내부 wires.refer pedroni (도서)에 연결할 수있습니다 stuctural 방법을 사용할 수있습니다.

 

[fvm]

인용구 :

이 매뉴얼에서 당신은 무엇 시놉시스 VHDL 컴파일러가 게시한합니까?