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harsha44
Guest
안녕하세요 ppl,
난 디자인을 할 모든 디지털 PLL을 (ADPLL) SDR에 필요한 CLK 신호를 생성하는 통합됩니다.내가 만약 자사의 FPGA 보드에서 디지털 제어 오실레이터 (DCO) 이후의 모든 디지털 디자인 구현이 가능 알아야 그것을 먹이로 높은 주파수 클럭이 필요합니다.그러나, 나는 다음과 같은 생성 필요한 사람은 오직 하나를 100MHz 클록을 사용하여 신호 :
속인 200MHz
300MHz 클럭에서 동작
42.8MHz
21.4MHz
10. & MHz 이상
0.1MHz
이후 DCO, 진짜 수정 여기서부터 하나 밖에 신호를 내게 제공 : 레퍼런스 주파수를 100MHz 갖고있는 메신저 기능은 다른 클럭 신호가 필요합니다.
제발이나 아키텍처 중심으로 몇 가지 방법은 FPGA 디자인에 적합한 것을 권해드립니다.
난 디자인을 할 모든 디지털 PLL을 (ADPLL) SDR에 필요한 CLK 신호를 생성하는 통합됩니다.내가 만약 자사의 FPGA 보드에서 디지털 제어 오실레이터 (DCO) 이후의 모든 디지털 디자인 구현이 가능 알아야 그것을 먹이로 높은 주파수 클럭이 필요합니다.그러나, 나는 다음과 같은 생성 필요한 사람은 오직 하나를 100MHz 클록을 사용하여 신호 :
속인 200MHz
300MHz 클럭에서 동작
42.8MHz
21.4MHz
10. & MHz 이상
0.1MHz
이후 DCO, 진짜 수정 여기서부터 하나 밖에 신호를 내게 제공 : 레퍼런스 주파수를 100MHz 갖고있는 메신저 기능은 다른 클럭 신호가 필요합니다.
제발이나 아키텍처 중심으로 몇 가지 방법은 FPGA 디자인에 적합한 것을 권해드립니다.