-"칩스콥 : 인스턴스 계층의 실종

[arthurbabloo]

안녕,

메신저 신호 분석을위한 chipcsope 프로 10.1을 사용하여, 비록 내가 성공적으로 설계 꽤 몇 가지 신호를 감시해야
하지만 그렇게되면 난 핵심 칩의 범위 "에서"다음과 같은 문제에 직면 "무대에 메신저 연결을 수정하는 프로 코어 Inserter"칩스콥를 사용하여 삽입

1 - 나는 그 디자인에 존재하는 어떤 신호를 찾을 수 없어

2 - 몇몇 소스 인스턴스 칩스콥 계층 구조에서 (그들은 FSM의 FPGA에 어떤 하드웨어 구성 요소가 아니에요)가 누락되었습니다하나이 또한 내가 어떻게 칩스콥 thes 계층의 인스턴스를 찾을 수있는 이유를 제안할 수있습니다.안부

아서

 

[Guest]

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[ź]

arthurbabloo 썼습니다 :

안녕,메신저 신호 분석을위한 chipcsope 프로 10.1을 사용하여, 비록 내가 성공적으로 설계 꽤 몇 가지 신호를 감시해야

하지만 그렇게되면 난 핵심 칩의 범위 "에서"다음과 같은 문제에 직면 "무대에 메신저 연결을 수정하는 프로 코어 Inserter"칩스콥를 사용하여 삽입1 - 나는 그 디자인에 존재하는 어떤 신호를 찾을 수 없어2 - 몇몇 소스 인스턴스 칩스콥 계층 구조에서 (그들은 FSM의 FPGA에 어떤 하드웨어 구성 요소가 아니에요)가 누락되었습니다
하나이 또한 내가 어떻게 칩스콥 thes 계층의 인스턴스를 찾을 수있는 이유를 제안할 수있습니다.
안부아서

 

[arthurbabloo]

황갈색,

답장을 보내주셔서 감사합니다,
포트 목록이 작품에서 신호에 추가

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />하지만 제 2 차 질문에 대한 와트은 U 근래 생각합니까
그래서 내가 질수 칩스콥 계층 구조에서 모듈 인스턴스를 참조하십시오

간주하다
아서

 

[ź]

arthurbabloo 썼습니다 :

황갈색,답장을 보내주셔서 감사합니다,

포트 목록이 작품에서 신호에 추가
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />
하지만 제 2 차 질문에 대한 와트은 U 근래 생각합니까

그래서 내가 질수 칩스콥 계층 구조에서 모듈 인스턴스를 참조하십시오간주하다

아서

 

[arthurbabloo]

안녕 탄,

인스턴스 신호에 대해 얘기하지 메신저
하지만 인스턴스 모듈.
이러한 모듈은 FSMs (상태 머신)과 확신 자사 안나오는 제어 신호는 제대로 작동 내 코드 (bcoz 변경하는 걸 알아)이지만, 난 밖에 나가있어 ""무대에서 연결을 수정 칩스콥 계층에 모듈을 참조하십시오

정말 도움이 4이 하나 필요

 

[arthurbabloo]

하나???

 

[arthurbabloo]

글쎄 칩스콥에서 신호를 볼 수있는 방법을 찾았

사용
계속 제약으로
(* = "True"로 *) 와이어 dout_test 계속;
이것은 optimazation 프로세스에 의해 제거되었습니다 sythesis optimizaton 후에 그 신호가 계속됩니다