H
haadi20
Guest
내가 C65nm에서 차지 펌프 시뮬레이션입니다.유도 결합 플라스마 500 uA입니다.이 배선도 및 결과 파형을 첨부합니다.
그 질문에 내가 가진 :
1.위쪽 및 아래쪽 해류, 동등하지 않는 주변의 최대 전류에 도달하면 충전 전류 (~ 484uA) 배출했지만 현재에만 도달 (~ 170uA).왜 그들을 평등하게 할 필요가 있겠습니까?
2.무엇 전환 가장자리에서 전류의 스파이크를 억제하기 위해 할 수 있을까?
3.이번의 PMOS 및 NMOS 8.4um의 너비가 6um의 너비가, 이런 일종의 PMOS의 넓이를 2 배로 증가하므로 스파이크 an 최소 스파이크를위한 최적.현재 파형 및 VTune 전압이 올바른가?
제발 덕분에 사전에 위의 질문에 대한 답변을했다.
포인트가 도움이 답변에 수여됩니다.<img src="http://images.elektroda.net/13_1222958403_thumb.jpg" border="0" alt=""/>
<img src="http://images.elektroda.net/48_1222958440_thumb.jpg" border="0" alt=""/>
그 질문에 내가 가진 :
1.위쪽 및 아래쪽 해류, 동등하지 않는 주변의 최대 전류에 도달하면 충전 전류 (~ 484uA) 배출했지만 현재에만 도달 (~ 170uA).왜 그들을 평등하게 할 필요가 있겠습니까?
2.무엇 전환 가장자리에서 전류의 스파이크를 억제하기 위해 할 수 있을까?
3.이번의 PMOS 및 NMOS 8.4um의 너비가 6um의 너비가, 이런 일종의 PMOS의 넓이를 2 배로 증가하므로 스파이크 an 최소 스파이크를위한 최적.현재 파형 및 VTune 전압이 올바른가?
제발 덕분에 사전에 위의 질문에 대한 답변을했다.
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