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torontograd
Guest
안녕 모두,
난 약간의 방법을 0.18 논리 게이트에 정말 (또는 기술을 허용 시리얼 트랜지스터의 최대 수를 결정에 의해 혼동)입니다.거기 제한이 있나요?내 생각에 만약 예를 들어, 일련의 PMOS의 수가 너무, 디지털 게이트의 Vout 충분히 높지 않을 상승 논리 경로에 다음 게이트 NMOS 좋은 자극이 될 것이다.
예를 들면 :이 0.18 기술과 5 - 입력 낸드 플래시를 만들 수 있을까요?노어 어때?(NMOS 대신에 일련의 PMOS).방법에 대해 6 -, 7 - 입력 게이트?한계는 어디입니까?
실험로서, 케이던스에서이 테스트를 시도, 예를 들어 3 NMOS 트랜지스터의 간단한 체인을 만드는 스택의 맨 위에는 1.8V의 초기 골짜기와 작은 커패시터를 함께했다.시뮬레이션에 의하면 커패시터를 완전히 NMOS 사슬을 통해, 같은 부분적으로만 1.8V 이하로 방전 - 3 * Vth 반대로 배출됩니다.
어떤 도움 주셔서 감사합니다 / 당신이 제공할 수있는 해명!
난 약간의 방법을 0.18 논리 게이트에 정말 (또는 기술을 허용 시리얼 트랜지스터의 최대 수를 결정에 의해 혼동)입니다.거기 제한이 있나요?내 생각에 만약 예를 들어, 일련의 PMOS의 수가 너무, 디지털 게이트의 Vout 충분히 높지 않을 상승 논리 경로에 다음 게이트 NMOS 좋은 자극이 될 것이다.
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