체인이 클럭 도메인을 바꿔보면 왜 우리는 체인의 룩 - 업 (look - up) 래치를 삽입?

[lty]

나는 최근 ATPG를 공부하고 있어요. 그 체인이 클럭 도메인을 횡단하는 체인의 룩 - 업 (look - up) 래치를 삽입 이유를 이해하려고합니다. 아무도 이것에 대해 어떤 대답을주고, 또는 일부 참조 주실 수 있습니까?

 

[anishrai]

래치 최대 잠금 스큐 t 처리하는 데 사용됩니다 .... differernt 시계 donmains에 체인 교차하면 스큐으로 인한 문제를 방지하기 위해 래치까지 자물쇠를 사용해야합니다 .. 우​​리 HAV 플립 운영 퍼 때 또한 사용됩니다 [/ 컬러] [/ 크기] 난 도저히이 : T에서 + - 봤어요 에지에서 봤어요 에지 및 일부 운영은 다음 잠그고 R은 [크기 = 2] [COLOR = # 999999] 1 분 후에 추가된 그들 사이에 사용된 래치 지금은 어떤 자료 ... 줘야해 마자 좀 받으면 그걸로 U를 제공하기 위해 노력!

 

[lty]

안녕하세요, 답변 주셔서 감사합니다. 당신의 답변에서 뭔가를 알고, 당신은 내 생각이 옳다고 확인 있을까? 스캔 체인 등록 dff1과 dff2, dff1, dff2가 clk1에 의해 클럭이며, clk2을 건너. clk1, clk2 다른 클록 도메인에 속합니다. 그들은 서로 다른 클럭 도메인이기 때문에, 그래서 그들은 서로 다른 클럭 트리에 속해 있으며, 자신의 클럭 경로가 균형되지 않습니다. ATPG 할 때, 테스트 시계 dff1 및 dff2를 제어, 테스트 CLK는 clk2 클록 트리를 통해 dff2로 이동 clk1 클럭 트리를 통해 dff1로 이동합니다. 그래서 dff1와 dff2 사이의 스큐 큰 시계가있을 수 있습니다. 우리가 그들 사이에 유치장 래치를 삽입하면, 우리는 dff1와 dff2 사이의 보류 시간을 향상 타이밍 위반을 피할 수 있습니다. 감사합니다! [크기 = 2] [COLOR = # 999999] 55 분 후 올린날짜 : [/ 색상] [/ 크기] 타이밍 다이어그램을 추가합니다. Q1이 dff1의 출력이며, D2는 유치장 래치를 삽입하지 가둬 래치의 출력이며, dff2 때문에 clk1와 clk2 사이의 스큐의 데이터 Q1을 잡으 필요 위반을 개최있을 수 있습니다. 유치장 래치를 삽입하면 dff2가 데이터 D2를 잡으면, 그것 때문에 DFF2에 대한 D2 데이터를 cach 더 쉽게 유치장 래치 지연 반 시계 기간 동안 Q1.