체스

[hazwan]

모두 안녕
새로운 활발 VHDL 코딩
마일나는 시계를
디자인하려는 어부 체스
그래서 어부 체스 시계에 대한 VHDL 코드가 필요
Pls 부탁하자.
bcoz 내가이 프로젝트를 완료해야 숏
시간.
thankshazwan

 

[lucbra]

학생?

 

[Guest]

[No message]

 

[hazwan]

예, I'am 학생.당신이 좀 도와 주시겠어요?

 

[lucbra]

나는 학생의 숙제를 할 수없는 경향이있습니다.
그러나, 모두가 배울 필요가 ...

자, 시스템 분석 보자 :
1.나는
피셔 체스 시계가 뭔지 잘 모르지만, 저는 그것이 초의 변종 / 시작과 함께 분 타이머 / 중지 / 리셋 버튼이
될 것 같아요.
귀하의 입력 /
출력 당신이 뭘 할 수있습니다 예견?
입력 :
10 ... 최고 50MHz의 범위에서 Clk (대개는 뭔가)
리셋 (하드웨어 리셋하지 클럭 재설정)
시작을위한 Pushbuttons,, (아마 최초의 플레이어의 제 2 막을 플레이어의 시작이 될 수있습니다) 게임 리셋 중지
다른 입력의 순간
(예를 들어, 나는 그렇게 생각하지 않는다)

출력 :
디스플레이의 일종 (LED가, 액정, 비디오
LED를 가정 : 쉬운 형태 7월 4일 - 세그먼트를 표시
LED가
2.pushbuttons 때문에, 거기 디바운스 시스템에 대한 필요가있을 것입니다.높은 클럭 주파수는 '하나의'두 번째 CLK 똑딱을 나누어해야합니다.이 시스템의 하트 시계 자체 카운터이다.그럼 당신은 (공통 음극 또는 공통 양극) 7 소수점 값을 변환 모듈 - 세그먼트 정보의 일종 필요합니다.당신은 또한 7
- seg 멀티 플렉스가
표시됩니다 (보통 FPGA에서 한 / Os 이하를 사용하도록 선택할 수있습니다.

3.추가 다운 분석 :
a.디바운스 회로 (Google에)에서 찾을 수있습니다.그것에 대해 생각해 : 키 (아마도이 100ms)을 몇 번 한을 제로에서 다시 전환할 수있습니다.그럼 당신은 회로를 개발해야합니다 그 키 입력의 샘플 값 (샘플 주파수 50 ... 200Hz -
귀하의 구분선에 대한 다른 출력).만약 샘플의
모든 입력은 동일합니다, 그러면 그 debounced 입력되어있는 것을 확인했다.당신이 설명을 VHDL로 변환합니다.

b.분할기 회로.한 디자이너의 기본 회로의 VHDL.두 가지로 나누어 모든 빨리감기 잊지 마세요.어쩌면 당신은 2의 배수로서 CLK 입력 단순화 수 있습니까?

C.그렇게 쉽게는 인터넷에서 찾을 수있는 16 진수 -> 7 - Seg : 다시 기본 모듈.

d.
확인

가장 힘든 부분은 초 / 분 카운터 :
- 어떻게 이런 짓을 했을까 생각을 수동으로 시작
- 2 = 0, 10 - 초 = 0, 분 = 0, 10 - 분 = 0
- 초 = 초 1
- 만약 초 = 10, 10 - 초 = 초 1; 초 = 0
- 만약 10 - 초 = 6, 분 = 분 1, 10 - 초 = 0
=, 분 = 0 1 십분 - 만약 분
= 10,
10 - 분
- 지금은 시작에 대한 신호, 그만 활성화, 리셋 (어려운) 안된다 추가

내가 뭔가 놓쳤나?

Verilog와 VHDL의 모든 변환 숙제입니다.

행운을 빕니다