차이 8월

[Elnegm]

FPGA와 ASIC의 주요 차이점은 무엇입니까?
만약 누군가가 그것을 설명하는 기사가 업로드하시기 바랍니다THX

 

[eda_ak]

당신이 모든
해답을 가지고 것입보기

http://www.edaboard.com/ftopic125753.htmleda_ak
...아직도 학습

 

[barkha]

FPGA가 - 필드 프로그래머블 게이트 어레이
1.FPGA와 강력 프로그램해 될 수있는 여러 번.
2.싸게, 따라서 테스트를 위해,하지만 느린 있으며, 사용하는 대형 디자인을 버틸 수 없다 ...
3.따라서 time.It을 절약할 수 있기 때문에 reprogrammable하는 FPGA의 설계 프로토 타입을 개발하기 위해 사용하는 더 많은 전력, ASIC을보다 느린으로 more.They 더 많은 물리적 영역 당 소비가 칩을 사용 switches.Cost로 활동 요소를 소모한다.

ASIC는 - 응용 프로그램의 특정 통합 회로
1.ASIC는 일단 고정 프로그램.
2.훨씬 더 비싼, nessecarily 프로토 타입 디자인은 매우 일반적인 연습을하지 않습니다
FPGA가에
3.ASIC는 swithces로 활성 요소, 따라서 전력을 덜 사용하는 까닭에 빠르고 비용의 FPGA를 ASIC의 more.This로 마이 그 레이션
될 수 있지만 만약 칩을 대량 생산되고있다 이루어집니다 입증 too.Designs.

 

[Skyhigh]

나는 많은 사람들이 아니라, 당신을 오해하는 것 같아요.시간이되면 학생이었고 기간, 제 강사 그도 때문에 60에 90 중, 디지털 IC에 너무 많은 jargons ASIC은 호황 중에 등장 헛갈리고 말해 줬어.

내 지식을 기반으로 내가 무엇을 알고있는 내가 뭘 읽고, 일부 인기 교과서 (1) 마이클 Sebestian 스미스, (2) Weste & Eshraghian, 그리고
작성한 특히 (3) 1월 Rabaey.ASIC의 IC를 응용 프로그램을 위해 만들어진 - 분류할 수있는 일반적인 용어를 특정, 그 밖에 터보 - 코드입력중, 기수 -
4 FFT 또는
등을 수행하는 칩에 대한

FPGA를 ASIC으로의 한 형태라고하지만 그 또한 더 oftenly 프로그래머블 ASIC을 SPLDs 및 CPLD를 빠르게 대체할 것 같은 PLDS 그룹화됩니다.

ASIC는, 엄격하게, 사실은 여러 도메인으로 분류된다라는 것이다.
1.완전한 사용자 정의 ASIC의 아날로그 IC 등, 예를의 ADC, 믹서, 앰프로.
2.세미 - 맞춤
셀 기반의 ASIC과 같은 -, 표준 셀, 채널 / 채널 - 덜 SOGs 또는 MPGAs.
3.는 FPGA, CPLD는, 같은 프로그램의 ASIC SPLDs
등4.표준 IC는 낸드, 노어,하지 게이트 등 74에서 발견 - 시리즈.

석사 박사 학위를 DIC BEng (혼아츠기)
아나로그 디바이스 Inc (아일랜드)

 

[ravindra Į]

당신의 FPGA의 ASIC 게이트에서 게이트로 이동하려면 다른 숫자를 참조하십시오.
이는 기본적으로 FPGA가 당신에 따라 사용할 수있습니다.이 관계자는 숫자
자일링스 1의 ASIC 게이트 6FPGA 게이트입니다.그것도 여부에 따라 달라집니다
함께, flipflops 및 계산 또는 별도 LUTS.내가 계산하는 경향이
flipflops과 별도 LUTS; flipflops 및 8gates를 사용하여
변수 번호 (는 FPGA에) 따라 LUTS.대부분의 최신 FPGA는
생각 버텍스와 자손, 또는 플렉스 / 에이 스타일의 FPGA - 규모에 대해서
LUT 당
2월 3일 게이츠.
그리고 물론 메모리.

또한 텍스트를 읽을 빌 신중해야한다.그는 그 같은 상태
논리 약 차지하고있다.40 - 100x하는 FPGA에있는 지역의 ASIC에 비해.
지역되고 실제 실리콘,하지 게이트올린날짜3 분 후 :안녕하세요 링크 UA는주는 것을 잊지

이 링크를보고,이 유 도움이 될 것입니다

http://www.chipdesignmag.com/display.php?articleId=115&issueId=11

 

[ashishjindal76]

안녕하세요 여러분

응용 프로그램이 시점에서 볼 때 큰 차이점은 재사용이다.다른 디자인을 재구 성할 수있다는 FPGA 및 ASIC를 함께하기 때문에 다용도로하는 경우가 아니라면 만들기위한 사용을하실 수있습니다.

Ashish

 

[FLEXcertifydll]

내 논문의 일부가 : descript의 ASIC으로의 FPGA 코드 comvert 항목이없습니다.호프 유 도움칩 - 레벨 파티션
ASIC을 위해서는 비슷한 구조를 가진, FPGA를 ASIC의 같은 파티션 전략을 계속해야한다.'트리플 엑스'에는, 그렇게의 FPGA가 3 하위 - 시스템의 파티션을 프로젝트.
 Gating 시계
시계는 하나도 영향을받을 수 있기 때문에 FPGA에서 생산 신호 지터, 스큐, 결함 및 소음, 그것은 피해야한다 출입 통제 클럭을 사용에 민감합니다.그것은 (CE를)
플립 - 최저점의 MUX는 2 개의 입력 신호를 활성화하여 gating 신호로 사용할 수있는, 하나의
질문 피드백, 기타 데이터 신호입니다.
 내부 래치
ASIC는 달리, 내부 FPGA의 일부 혼동이 발생할 것입니다 래치.낮은 속도로 스위칭, 거기에 하나의 클럭 도메인에 새 시계를 가져올 것입니다.또 다른 단점은, 높은 전환 속도에, 타이밍을 혼란의 원인이 전적으로 조합 논리, 래치되었다.타이밍을 충족하기 어려운 경우가 파이프라인 레지스터 추가.
 빅 팬 - 아웃 버퍼
일 Pre -
팬 제한이 내부 로직 셀 정의 - FPGA를 FPGA 벤더와 관련된 능력을 밖으로 처리했다.전세계 드라이버의 신호 들어, 시계, 재설정, 큰 팬이 -
밖으로 그물을 사용하는 내부의 굉장한 팬이라고 - 버퍼를 할당해야합니다.때로는 큰 드라이버 같은 기능을위한 디자인에서 그물을 복제해야합니다.
발사 잔여물 (글로벌 설정 / 재설정) 기능과 GTS (글로벌 3 - 스테이트) 제어 자일링스 FPGA 시리즈로 그물을 다하고있습니다.자일링스 FPGA 시리즈 때, 어떤 특정 코드의 ASIC - 글로벌 재설정과 연관된, 세트와 3 - 상태로 작업을 제거하려면 반드시 디자인을 채택했다.자일링스 인스턴스 HDL을 구성 요소로 교체합니다.

 메모리를 대체
FPGA가 있음, 메모리에 미리 교체해야 - 내부 메모리가 정의를 구현합니다.블록 - 칩에
메모리 FSM, FIFO, LUT
등 동안의 ASIC으로 구현, 온칩 메모리를 기반으로 제조 업체는 더 유연한 표준 메모리 셀, 표준 라이브러리,
에스 인스턴스되어야한다.
VirtexII FPGA를,
그것도 4 - 입력 LUTs는 동기의 RAM, ROM의, 듀얼 포트를 포함한 다양한 종류의 메모리를 구현하는 데 사용될 수 있으며, 의미 FIFOs RAM을 분산 지원 블록 RAM을 제공하실 수있습니다.이 ASIC의 RAM이있는 일반적인 낸드에서 합성입니다 다른 그만이다.FPGA를위한 ASIC을 코드에 적응 할 때, 중요한 것은 이러한 방법으로, 보장되는 메모리의 효율적인 구현 FPGA에서 게이트 - 코어 생성된 것들과 모든 수준의 메모리 기능을 대체할 수있습니다.
또 다른 중요한 문제는 FPGA를, T는 FPGA에서 구현 될 수있는 비동기 메모리 코어 생성기 때 관여 ASIC을 채택했다.그래서 HDL은 아키텍처를 대체가 필요합니다.
 산술 블록
거기에 스피드와 지역 균형 전략을해야한다.산법 특성화의 IP ASIC 설계에 있고, 첨단 구조 게이트 - 레벨 또는 이동 - 레벨 모델의 최적화를 사용합니다.FPGA 설계 있음, 공급 업체에 지원을 일부 일 Pre -,하지만 산술 블록 정의 특별한 제한됩니다.또한 그것은 비용이 더 많은 지역의 FPGA 구조에 의해 구현된다.Synopsys의 설계 거기에서 도자기의 T는 FPGA에서 직접 성능을 구현할 수있는 몇 가지 산술의 IP, 줄어들었다.주문
있음, 그것은 코드의 FPGA 구조에 양복되는 높은 디자인 성능을 최적화하는 것이 필수적입니다.
 PLL을 슬라이스
아날로그 입력의 PLL / FPGA에서 구현되지 않을 수도로 쪼갠다.디지털 PLL은
FPGA를 안으로 (이름 DLL)를하고있다.Xinlix 장치에서 사용하는 자기
- 증가 주소 ROM이 구현되어있어 DCM 모듈입니다.
 업체 도서관 교체
LUT 기반의 FPGA / LAM 일 Pre - 구조 장치를 정의할 수있습니다.서로 다른 구조를 가진 다른 공급 업체에 유순하게 다른 장치, FPGA 합성 특별 공급 업체에 디자인을 매핑 장치 라이브러리.보다 안정적인 기능은 설계를위한 공급 업체에 도서관을 교체해야합니다.커지는 한편 VirtexII FPGA가 높은 - (구성 가능한 로직 블록)와 IOBs (입력 CLBs 구조화 / ASIC에 더 많은 직원을 고용하고, 상대적으로 undifferentiated 낸드 게이트의 바다가 포함되어 출력 블록).에도 불구하고, CLBs하고 IOBs 얼마나 효과적으로 설계하는 방법은 HDL에서 코딩되어 있는지에 따라 다르있습니다 활용할 수있습니다올린날짜9 분 후 :마지막 부분의 앞에 :거기에 실리콘 플랫폼의 ASIC과 FPGA가의 두 유형 간의 주요 차이점은 우리가 개발하고 최신 세대의 FPGA의 구현이 필요 EDA 툴로에있는 특정 기능을 위임합니다.FPGA 디바이스는 주어진 동안의 가족을 위해 미리 정의된 아키텍처가 ASIC을 처음부터, 잉태됩니다.플레이의 ASIC 시점에서, 전체 칩의 모든 고객을 관리할 수있다.모든 하위 -, 모듈 블록, 셀, 게이트 돌아의 프로세스를 기반으로하는
- 엔드 실리콘을 구현합니다.코딩 스타일의 ASIC을 도메인에 무료로 제공됩니다.ASIC 및 FPGA를 코딩 스타일 사이에는 몇 가지 다른 디자인 규칙이있습니다.이 디자이너는 서로 다른 플랫폼의 각 유형에 대한 지침은 HDL 코딩 뜻을 따라야합니다.
감각에 복잡한 FPGA 설계 ASIC 설계 지분 일부 공통점이, 그 디자이너의 두 세트 타이밍, 권력에 대한, 그리고 다른 성능 사양 계정을해야합니다.두 플랫폼의 테스트 벤치 디자이너 합성,은 RTL 시뮬레이션과 생성을 수행합니다.하지만, 많은 단계를 근본적으로 다르다.FPGA를 사용하는 드라이브의 소정의 특성이나 기능에 대한 접근을 잃게 / 기능.FPGA 설계, ASIC 설계보다 더 자주, 장치 구조와 기능적 요구 사항과 일치해야합니다.
ASIC 설계는 FPGA 디자인 흐름의 일부가 아니므로 많은 이질적인 디자인 작업으로 구성되어있습니다.예를 들어, 이미
시계의 FPGA 벤더 상관 - 트리 합성과 경계를 스캔하고있다.FPGA 디자이너는 실리콘 검증 또는 스캔 - 시험에 체인을 삽입을 수행할 필요가없습니다.대부분의 FPGA 전력을 알고있는 상태에서 이후, FPGA 디자이너의
메모리 비트를 초기화하는 데,이 없거나 플립 - 퍼 래치.자신의 장점을 위해, 또한 FPGA가 임베디드 설계 디버깅을위한 로직 분석 능력을 가질 수있습니다.
ASIC의 성능에 높은 - 엔드 FPGA를 잠식으로, 다양한 고급 ASIC의 FPGA 설계 기술에 대한 적응되고있다.높은 - 성능의 도입, 수백만 - 게이트 FPGA 설계자들은 물리적 합성과 계층적 floorplanning을
차례로 (일반적으로
ASIC 설계 흐름 이내) 및 설계 목표를 달성할 수 있도록 -와 - 경로 오래 자리 증분 설계 변경을 지원하는 방법을 사용하지 않고 강제하고있다 ( 한국 P & R)은 시대를 실행합니다.굵고 floorplanning 더 이상 혼자 둘 필요 ASIC 및 높은 - 최고 성능의 FPGA 배치 모델을 기반으로 충분합니다 - 타이밍 클로저를 달성했다.
자일링스의 FPGA 시리즈 및 ASIC을 사이에 큰 차이가 기능을 구현하는 방법의 차이를 야기할 수있다.FPGA를 ASIC 설계 때 양복에 대한 적응, 그것의 ASIC에
대한 참조 - 특정 기능을 제거할 필요가있다 및 FPGA를 등가물과 함께 그들을 대체합니다.어떤 경우에는,이
HDL을 파일에 코드를 대체 의미합니다; 다른 경우에, 그것은 자일링스 개발 소프트웨어에 적절한 스위치가 선택의 문제가 될 것입니다.

 

[gerade]

안녕하세요, FLEXcertifydll 다

글리치 - gating
수 있도록하는 방법을 무료 시계?