질문"언어했는지

[mysky]

내가 EDA 설계 Verilog HDL을 알게됐다.당신은?

 

[Koson]

VHDL, 내 게으름과 Testbench 도면에 Verilog와 가끔.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />간주하다.

 

[jelydonut]

Verilog는 여기에 ..너무 많이 VHDL에서 같은 일을 입력합니다.플러스 Netlist 백엔드 들어가 Verilog입니다.

jelydonut

 

[Guest]

[No message]

 

[Guest]

여기 VHDL
그러나 그것을 강력하게 형식화된 경우, 자사의 구성 및 기능에 높은 수준의 모델링에 대한 더 많은입니다 그 Verilog의

또한 동일한 회로를 모델도 여러 가지, 특별히 그 큰 계층 구조입니다

또한, 도서관의 개념을 VHDL Verilog에서만되지 않습니다
여러 디자인 프로젝트를 관리할 수있는 유연성을 제공합니다

 

[raghu_836]

EDA 설계
그들은 C 언어 및 데이터 구조를 사용하는 알고리즘이다.
, VHDL Verilog

 

[richardyue]

내가 EDA 설계를위한 VHDL을 사용합니다.그러나 그것은 Verilog HDL을 좋은 선택입니다 것으로 보인다.나는 더 잘 알 수없습니다.아마도 귀하의 응용 프로그램에 따라 다릅니다.

 

[alpeshchokshi]

대부분뿐만 아니라 EDA C 를위한 디자인 Verilog 사용