[질문] 시계 게이팅 셀

[gerade]

안녕하세요, 모두, 현재 우리는 클럭 게이팅 셀에 문제가 발생합니다. Synplify는 항상 래치 뒤에 AND 게이트,에 입력을 추가하고 세계 시계 (보통 ISO 접미사)와 래치에서 생성된 시계입니다. 사용 ieee.std_logic_1164.all;, VHDL은 IEEE 도서관, 아래와 같습니다 엔티티 clock_gating입니다 포트 (CPEN : std_ulogic 아웃, CP : std_ulogic에, EN : std_ulogic에, TE : std_ulogic의) 최종 clock_gating; 아키텍처 RTL std_ulogic; 신호 clk_enable_s : std_ulogic, - 또는 클럭 게이팅 래치 latch_enable_s 전에 TE를위한 게이트를 시작, 신호 clk_latched_s std_ulogic : clock_gating의 신호 latch_enable_s입니다

 

[gerade]

누구 좀 도와 줄 수 있습니까?

 

[r_e_m_y]

안녕하세요 gerade, 당신이 쓸 때 : [코드] clock_gating_latch : (CP는 = '0 ') 다음 clk_latched_s 경우 프로세스 (CP, latch_enable_s)가 시작