지연 요소를 생성하는 자일링스의 프리미티브를 사용하여

[vidyaredy]

안녕 친구

다른 신호를 생성하는 하나의 신호 (클럭)을 지연 될 내 디자인합니다.난 지연 요소를 생성하는 자일링스의 원시 버퍼 (버피 또는 bufg)를 사용했다.내가이 개별적으로 그것을 7.266ns combinational 합성 경로 지연을 제공합니다.이 때 인스턴스에서 최고의 모듈을 15 배 발생과 같은 지연 .........

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />

.또한 보고서는 버피 sythesis 또는 bufg가 다른 모델에 대한 정의를 대상 도서관 buf1 또는 bufg1로 변경되었습니다했다.모든 출력을 할 때 같은 가장자리 비록 디자인 시계와 동기화되지 않았 happenning있습니다 ModelSim에서 시뮬레이션.난 ..... PLZ의 신호 지연을 볼 수없는 오전 가자하면 불러 어떤 생각이 날 알잖아.

 

[mmarco76]

당신은 당신의 접근 방식, 설계 지연에 따라 변경될에 expecially 시계 만약 당신이 연기하려는 아주 나쁜 하나 필요합니다.
당신이 무슨 일을하고 syntethizer 제거가 올바르지 않은 경우 (즉, 이유는 당신과 같은 연기가 아무리 삽입 버퍼를 많이 받게 될 겁니다)이야.

DLL을 사용해야합니다 시계는 자일링스와 지연 생성할 수있는 믿을만한 유일한 방법은.

그냥 당신이 알고 있겠지만, 동기식 시스템이 만약 당신이 정말로 아직도 FPGA를 다른 사람 당신은 매우 예측할 수없는 문제가 발생했을거야 개발하고자하는 당신이 원하는 일을 생각해보십시오.

 

[fvm]

추천 동기식 FPGA 설계 비록 멀리, 로직 셀 지연 사슬 가끔은 도움이 될 수있다에서.

logic cells, specific synthesis attributes or constraints are necessary.

단순히이 (그것의 관점에서) 중복
로직 세포를 제거 합성 도구를 방지하기 위해, 특정 합성 특성이나 제약 조건이 필요합니다.당신은 합성 특성을 이런 목적을 위해이 제공하는 자일링스의 ISE 설명서를 확인해야합니다.

알테라, 고급 합성 요리책의 챕터 13를 참조하십시오 암호화 목적을 위해 논리를 휴대폰 고리 사슬에서 발진기의 구현에 대해 설명합니다 : http://www.altera.com/literature/manual/stx_cookbook.pdf

 

[vidyaredy]

정말 U, 즉 읽고 나에게 어떤 부탁이 주제에서 이해하지 않았다., 임의 및 난수 함수 알테라의 요리를 예약했다.내가 질수 카운터를 사용하여 모든 클럭주기가 매우 좁은 pluse를 생성해야합니다.거기에 어떤 다른 방법이 있나요?

 

[fvm]

난 기술에 언급한 사용하는 로직 셀 지연.예를 들어 반지 발진기에 대해,하지만 맥박이 지연 같은 방법으로 구현할 수있다.

당신이 그러는 동안에, 왜 디자인이 작동하지 않습니다 이해 했나요?사실, 내 게시물에 기본 포인트에요.

far apart from The only reliable way
.

링 오실레이터 예제에서는 보충, 또한 FPGA 벤더가 때로는 멀리 떨어져있는 믿을만한 유일한 방법에서 더러운 트릭을
제안 문서화되어야합니다.

 

[j_andr]

vidyaredy 썼습니다 :

나는 모든 클럭주기가 매우 좁은 pluse를 생성해야합니다

 

[Guest]

[No message]

 

[bibo1978]

무엇보다도 내가 그런 연기하지 않는, 그것과 버피 개체입니다 inreliable 글로벌 시계는 네트워크로 라우팅되지 않습니다 및 클럭 지연에 대한 사용 DCM 클록 지연 BUFG를 사용할 수없습니다

어쨌든 난 당신이 문제를 ModelSim에서 사용하는 모델의 세대 해상도에, 그것을 분명 같아!

뭐하는거야 나쁜 디자인을 연습이다, 윤호 해 포스트 PAR 시뮬레이션 무엇 현실은 아니다

 

[j_andr]

you react on my post;

당신이 내 게시물에 대한 반응을 Bibo
가정;stated it very clearly: it's not a recommended design style

- fvm
매우 분명하게 밝혔다 : 그것을 권장하는 디자인 스타일이 아닌데
그래서 난 그것을 반복하는 이유가 표시되지 않습니다;did not get the example given by FvM
so I showed

- 예를 들어 vidyaredy fvm에
의해 내가 보여 주어 너무 못해서
설명을 코드;
인용구 :

내가 inreliable, 그건 그러한 지연을하지 않는

 

[fvm]

기본적으로 내가 볼 수 j_andr 포인트에 동의합니다.

warnings to beware of dirty design practices
, thus I quoted an official Altera document, that suggests it anyway.

난 이미 일부 선의의
경고 더러운 설계 관행의주의를,
그래서 나는 어쨌든 제안 알테라의 공식 문서 인용했다.광산의 일부를 추가 의견 :

로직 셀 지연 라인을 매우 너무 멀리 그들이 생성하는 잘 정의된 지연에 신뢰할 수있습니다.그들은 임의의 응용 프로그램 생성기에 대한 사용자 로직 링 발진기의 예,있습니다.그건 그렇고, 전용 하드웨어의 PLL (이 자일링스, DCM)도 링 발진기에서,하지만 빌드 변수 공급 차동 했죠.

독일어 칩 디자인 하우스 디지털 제어 발진기도 순수 디지털 로직 셀 지연에 따라 특허를 보유하고 : http://www.colognechip.com/asic/ip-cores/digicc-pll-techn.pdf

당신이 당신의 예를 보여주 또한 펄스 또는 펄스 생성 형성하는 응용 프로그램의 가능한 분야이다.로직 셀 또는 지연도 없다는 PLL을 가지고 작은 로직 디바이스와 곱한 클럭을 생성하는 단계로 옮겨 사용할 수있습니다.

최근 알테라 디바이스, 그 논리가 세포의 글로벌 시계는 네트워크 드라이브에 시계를 제어 블록 수있습니다.

재미있는 질문입니다, 만약의 FPGA 툴 체인 syn_keep 지연 특성에 의해 고정의 의미 타이밍 분석을 수행할 수있을 것이다.

 

[bibo1978]

J_andr 비결이 작동하지 않을 것이라고 해달라고하고 그렇게 확인하고이 사실은 몇 가지 ciruits에서 DDR과 같은 DQs 지연 맥박 "을 제외하고 몇 가지 데이터를 얻을 수 없다 짓을"하지만 당신이 지연 얻을 수 없다 클럭이 방법은 만약 맥박이 경로를 크게하거나 당신이 얻을 수 하나 이상의 드라이브를 elment.
제가 거기에 대해서 몇 가지 추가적인 문제가 없잖 게시물에 대한 내 경험 PAR pluse에서 차지하는됩니다 (일부 요소는 서로 다른 점)를 행동 수도 날 PAR 게시물을 믿는 것입니다 PAR 결과가 진실로가 부정확 게시물을 이야기 당신이 생각하는만큼 정확하지 않은 경우 귀하의 설계 빈도를 요구하면 해당 게시물 PAR 또한 (당신의 디자인을 일부 세포에서 작동하지만 혹시라도 당신이 충분한 시간을 가지고 자사의 assumetric 사람이 작동하지 않습니다!) 어쨌든 당신에 대한 내 충고 PAR irregualities 게시하지 않습니다 문제를 얻을 수있습니다 꽉입니다 주파수의 허용 오차는 지연 후 귀하의 설계를하는 경우 제약이 매우 빡빡 yor 그러면 반드시 디자인의 모든 ModelSim 이후에 만들 수있습니다 아마 아직 작동 확인이 편안 단지 디지털 시뮬레이션 도구가있습니다 거기에는 많은 문제가있습니다 이 없구요
경우는 매우 복잡 주장 도구 언젠가는 당신의 디자인에 필요한 것