중 하나를 사용할 수있는 레이아웃 대신 BJT를 우리는 NPN를 만들 수 있습니까?

[aredhel_vlsi]

안녕하세요, 저는 제목에서 한 제대로 작성하지 않는 방법을 알고.나는 문제가 생겼어.내가 사용하는 BJTs는 결과를 1) 어떤 파괴 내도 아주 아주 작은 베타 버전에 대해 (생각합니다.제가 참조 bandgap의에 그들을 원하는 사용합니다.그래서 난 아무것도 BJTs의 연결에 평행 8 코어 bandgap의 발생에.나는 도구를 사용 케이던스.

제가 베타하여 트랜지스터를 원하는 PNP는를 알고있는 경우 또는 NPN 가능성을 만들어이 있고 몸을 잘 있도록 연락없이 모델의 사용 기술입니다.내가 아는 어려운 그것은, 단지 정보를 원하는 몇 가지.내가 PNP는 만들 수없는 것 들었어.난 그 생각하게 그럴 수 NPN 같은 .. 뭔가 잘와 사용 epitaxial 깊은 N 및 레이어.이게 도움이 누군가에게 분명 내해도 될까요,?어디에 정보를 더 많이 이해가 좀?

 

[gmontie]

난 레벨 현미경 안에서 수행 방법을 생각하는 silkscreening의 중복 당신이 말할 수있는 반도체 제조.트랜지스터 (NPN, PNP는, BJT, MOSFET을의 요법)과 같은 같은 다른 반도체 (마이크로 컨트롤러, 앰프의 조합 요법과) 객실 청소하는 모든 제조를 포함한 수백만 달러짜리 장비를 사용하여 매우 엄격한 기술을.PNP는, BJT 회로를 실제 국가별 반도체, 또는 말 텍사스 인스 트루먼 트의 제품 또는 인텔, NPN 사용하는 등 자신있는 제품 이렇게 (작은 그들은 미세한, MOSFET을 트랜지스터).그것은 트랜지스터 것이다의 일부 또는 실제 만들 다이오드가 인간적으로 자료를 불가능에 도착 semiconductive 긍정에 가까운만큼 소재 semiconductive 부정.그것이 가능 그런 생각 안 될 수있게하는 스트레이트 빌드하니 내가 네하지만 자신.

 

[Guest]

[No message]

 

[mikersia]

일반적으로 각각의 CMOS 기술은 기생 번호의 통합 장치로 정의 일반적으로, - 그것은 측면 또는 수있을 바이폴라 NPN PNP는하고, 수직.예를 들어, 각각의 PMOS 1 베타>>와 reperesents 또한 수평적 PNP는합니다.일반적으로 수직 PNP는 경우에만 파일의 모델에 포함된 Fab의, 그것도 베타 ~ 1.
다른 모든 구조 및 특징 수 모델은 물론 스스로가 내장된 수있을 당신에 의해서.하지만, 모델을 측정 장비, 구조, 소프트웨어 및 자체에 구축 숙련된 전문가가 필요한 것입니다 많은 노력 : 테스트 세트 칩과 적절한 ...그것은 소비는 비용과 시간.
올바른 측면에서 다른 모델도없이 그것은 디자인은 그 안에 장치를 사용하여 이러한 위험은 매우.파일 그래서 대부분의 모델에 Fab의 설명되지 않은 디자이너, 장치를 사용하여 매우 제한된 자유를.
당신이 사용하려는 당신은 구조 지원을위한 수있는 노력의 Fab 요청합니다.가끔은 보조되지 공식적인 정보는 evailable 수 있습니다.

 

[dick_freebird]

아래 미크론 두께와 기본 BJT는 측면, 아마도
ㅜ로있을 때 그려진 도형 반복 -
자기 구조를 정렬.그 수법의 살인인 게이트를 통해 의미
기지 지역, 가볍게 실수 실수 (-보다는 중반)
기지와 높은 꼬인베이스 저항.아마 적합
에 대한 매우 낮은 bandgap 현재하지만 끝이 게이트
기지 그것 BJT 것입 일반에 의해 아마 안 될 장착 아주 잘
모델, 그리고이 불쌍한 높은 주파수 응답.The
베타 유용한 것이다 트랙 "채널 길이를"(기본 너비)와
"방사체 영역도"현재의 방사체와 스윙있다가는
debiasing; 매우 낮은 전류를, 그것은) 소스 될거 방사체 (
하단의 접시 부분 sidewall 더하기 일부,하지만
높은 debiasing가 sidewall 것이다 "죽일"을 제외한 모든.그러니
무릎이 현재의 낮은 것입니다.

업종 더 있지만 당신이 과정이 필요 것이다
중첩 우물은 터미널을 통해 무료로 얻을 셋.""죽치고
subPNP 거기했기 때문에 일반적인 방법입니다.하지만 당신
수집에만 2 개의 전자를 B의 터미널은 무료이며
Vsub에 박혀.그리고 파운드리는 일반적으로 죽이려있다
수직 장치 기생 베타 버전으로 그들만큼
수 억제를위한 latchup의.그리고 그것은 일반적으로 안 좋은
아이디어는 기판에 전류를 주입해야합니다.하는 경우
guardringing를 사용 subPNPs 좀 뻣뻣한 좋은 아이디어이다.

당신이 수있는 일반 다이오드와 bandgaps도합니다.그들의
선형이에 아마 많은 가난한 최소한되어 내
다이오드 문이 사용 경험.수직 피 / Nwell
N을 다이오드와 함께 좋은 가능성 PSub의 guardring에서, 그리고
피 는, guardring 외부 bandgap 합리적인 수도 있어요
에 대한 참조 모델 요소 예제를 찾을 수 있습니다 당신은
조정을 위해.당신의 CMOS에서 이득을 만들어 가지고
작전 앰프 자체 요소가 포함되지상의하십시오.

전에서 좋은 결과가 나왔던 준결승 괜찮은 LBJT 로써의 다이오드있다
체형 탭 NMOS 리버스에서 실행,하지만 스타일이 아마도
파산 전 (에 깊은 서브 미크론 기술이 허용되지 않음
내 Fab의 규칙).intradevice 베타 높은 수
1um에서조차, 그것은 기본 저항 살인의 거대한
정말 도착 올라 피크 - 분명 - 까지나 전에 베타.경우
, 합법적 슬러그를 소스, N 수 있습니다 interdigitate 및 P
그리고 transdiode을 가지고 넥타이 게이트에 소스로 잘, 그럼
그야만이 향상된 로그 선형을 (아마 당신하다
때이 높은 전류 밀도에서 다른 운영
bandgap)이 원한다.아니, 이득 사용할로서 트랜지스터를 사용하지만
다른 품질 개량으로 파악할 수 있습니다.

 

[aredhel_vlsi]

답변에 대한 감사를.물론 비용, 그리고 그것을 만들어 낸 것이 아니라, 그냥 도구 종지의 원한에 의해 할 수있는 방법을 알고 이것은.Freebird 당신이있어 고맙습니다 항상 분석,!