주파수 합성기의 위상 잡음 시뮬레이션

[hmsheng]

거래는 모두, 당신은 방법에 주파수 합성기의 위상 노이즈를 시뮬레이트 알고 있나요? 난 @ DS에 선형 방식으로 시뮬레이션할하지만이 결과는 측정 결과 10dB보다 더 시뮬레이션. 위상 잡음 시뮬레이션에서는 모든 블록의 위상 잡음이 포함되어 있습니다 (그들은 크리스탈 oscillater를 참조 분할기입니다 PFD /의 CP, LPF, VCO, 루프 분할기). 시뮬레이션에 대역 위상 노이즈,하지만 -90dBc/Hz입니다 측정된 대역 위상 노이즈는 -80dBc/Hz입니다. 누군가가 시뮬레이션과 측정 결과의 차이의 원인이 뭔지 말해 줄래? 베스트 hmsheng, 안부

 

[boy]

그것은 당신의 결정 모델의 불완전 트랜지스터 모델 수 있습니다. 일부 모델은 그나마 위상 노이즈 매개 변수를 포함합니다. (하지만 모델에서 지수로 지정하는 그것은 대부분의 모델에 대한 1 (또는 0)으로 설정되어 있습니다)

 

[h0op]

내가 incooperated witn하여 모델 u는 트랜지스터 모델 통해 UR에서 소음 매개 변수를 사용하여 찾는 것을 확인할 수 있습니다 않을 수 있습니다 잡음을 사용하여 트랜지스터 유형 통해 UR에 따르면, 아이는 올바른 생각합니다.

 

[hmsheng]

모두들 감사합니다! 나는이 높은 대역 위상 노이즈의 이유를 찾아야만 해요. 하지만, 분할 모델의 문제가 아니라 시끄러운 크리스털 발진기의 VDD! 바이패스 커패시터 문제를 해결합니다.