종지에서 실행 VHDL

[jowong1]

누구 케이던스 환경에서 VHDL 파일을 실행 경험이있다면 안녕, 난 궁금 했어요. 내 말뜻은 당신이 design.vhd 일부 VHDL 파일을 작성, 그 다음 종지 supposingly 수입에 있으며 그것은 실체 및 구조와 기호를 생성합니다. 내가 가진로서 이것은 멀리하지만 그때 내가이 문제가 발생에 그것을 시뮬레이션하려고 할 때 : VHDL은 디지털이기 때문에 내가 사용하는 경우 아날로그 환경은 모든 아날로그이다 1) 내가 확실히 그건 내 자극이 뭔지 아냐. 2) 이런식으로 뭔가를 얘기 계속 "오류 : Netlister가 :없는 목록보기에 정의되어있는 전망의 어떤에 하강 :"유령 cmos_sch cmos.sch 엔티티 구조 설계도 veriloga의 ahdl,하지만에서 "셀 재판에서 인스턴스 I4 있습니다." 적어도 엔티티 및 구조 cellview이 인스턴스 I4에 없습니다. 내가 뭔가를 잘못 된거죠? 고마워

 

[edaguy69]

를 사용 케이던스 LDV.

 

[spweda]

LDV는 더 이상 케이던스에 의해 지원되었다. 그것은 예리한로 대체되었다.

 

[gerryhsu]

[시세가 = spweda] LDV 더 이상 케이던스에 의해 지원되었다. 이것은 새 버전의 IUS이라고 예리한. [/ 인용] LDV로 대체되었다

 

[jowong1]

안녕, 난 IUS 패키지를 설치했는데, 그냥 AMSDesigner에 Verilog을 할 것 수 있지만 VHDL을, 그것이 내가 특정 cellviews 내려갈 수 없다 말합니다. VHDL은 "사업체"과 "행동"과 같은 견해를 가지고 있기 때문에, 행동에 내 블록의 전 바인딩 하나 그것은 behaviorally 정의이기 때문에,하지만 그것이 행동 cellview으로 하강 수 없습니다 말합니다. 나는 문제보기를 생성하는 방법은 사용하는 것입니다 VHDL - 모든 도움에 감사