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sixdegrees
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안녕하세요,
난 포스트 장소 n 루트 시뮬레이션 자일링스, ISE 7.1i 및 ModelSim XE는 6.0aI 사용시 문제가 해결되지 스파르타 3의 FPGA 보드를 사용하고이 출력되기 전에 마지막으로 앉았을 때 불필요한 쓰레기를 출력, 고장 원인이있다.대형 디자인뿐만 아니라 (저는 DSP를 proc 디렉토리에 대한 IP 코어 설계입니다.) 경우 간단한 등록 인스턴스, 시뮬레이션 결과 PnR 게시물 결함을 보여줍니다.
아래의 코드와 Testbench 간단한 8 비트 레지스터입니다.
`timescale 1ns / 1ps
모듈 가기 (의 CLK,,, 밖으로) enb 재설정;
입력 [7시]에;
입력 CLK;
입력 재설정 enb;
출력 [7시] 아웃;
] 아웃 [7시 reg;
항상 (posedge CLK) @
시작
(리셋)하는 경우
밖으로 "= 8'b0;
다른 경우 (enb)
밖으로 "= 년;
그 밖의
밖으로 "= 밖으로;
끝endmodule
모듈 test_top_v;
/ / 입력
]에서 [7시 reg;
reg CLK;
, enb 재설정 reg;
/ / 출력
철사 [7시] 아웃;
/ 시험 (UUT)에서 / 인스턴스 단위
위로 가기 UUT (
.의 (에),
. CLK (CLK)
(리셋) 재설정됩니다.
. enb (enb)
. 아웃 (밖으로)
);
항상 # 25 CLK = ~ CLK;
초기 시작
/ / 초기화 입력
= 0;
CLK = 0;
enb = 0;
리셋 = 1;
/ / 잠깐 글로벌 재설정을위한 100 ns의 완성
# 100;
# 50 리셋 = 0;
/ / 여기에 자극을 추가
# 50 enb = 1;
= 8'b00000001에;
# 50 enb = 0;
# 180 enb = 1;
= 8'b11111111에;
# 50 enb = 0;
# 100 $ 그만;
끝endmodule
I 출력 고장이 도착하면 '8'h1에서 값을 변경'을 8'hFF합니다.
사람이 어떻게 이러한 모든 문제와 모든 링크에 대한 해결 방법은 몇 가지 조언을 줄 수 PLZ / 포인터 강력하고 완벽한 설계도를 입수했다.내가 생각의 FPGA 구현을위한 코딩을받을 것 같은 기능을 시뮬레이션에 관해서는 상당히 다른 야구장입니다
쿨
난 포스트 장소 n 루트 시뮬레이션 자일링스, ISE 7.1i 및 ModelSim XE는 6.0aI 사용시 문제가 해결되지 스파르타 3의 FPGA 보드를 사용하고이 출력되기 전에 마지막으로 앉았을 때 불필요한 쓰레기를 출력, 고장 원인이있다.대형 디자인뿐만 아니라 (저는 DSP를 proc 디렉토리에 대한 IP 코어 설계입니다.) 경우 간단한 등록 인스턴스, 시뮬레이션 결과 PnR 게시물 결함을 보여줍니다.
아래의 코드와 Testbench 간단한 8 비트 레지스터입니다.
`timescale 1ns / 1ps
모듈 가기 (의 CLK,,, 밖으로) enb 재설정;
입력 [7시]에;
입력 CLK;
입력 재설정 enb;
출력 [7시] 아웃;
] 아웃 [7시 reg;
항상 (posedge CLK) @
시작
(리셋)하는 경우
밖으로 "= 8'b0;
다른 경우 (enb)
밖으로 "= 년;
그 밖의
밖으로 "= 밖으로;
끝endmodule
모듈 test_top_v;
/ / 입력
]에서 [7시 reg;
reg CLK;
, enb 재설정 reg;
/ / 출력
철사 [7시] 아웃;
/ 시험 (UUT)에서 / 인스턴스 단위
위로 가기 UUT (
.의 (에),
. CLK (CLK)
(리셋) 재설정됩니다.
. enb (enb)
. 아웃 (밖으로)
);
항상 # 25 CLK = ~ CLK;
초기 시작
/ / 초기화 입력
= 0;
CLK = 0;
enb = 0;
리셋 = 1;
/ / 잠깐 글로벌 재설정을위한 100 ns의 완성
# 100;
# 50 리셋 = 0;
/ / 여기에 자극을 추가
# 50 enb = 1;
= 8'b00000001에;
# 50 enb = 0;
# 180 enb = 1;
= 8'b11111111에;
# 50 enb = 0;
# 100 $ 그만;
끝endmodule
I 출력 고장이 도착하면 '8'h1에서 값을 변경'을 8'hFF합니다.
사람이 어떻게 이러한 모든 문제와 모든 링크에 대한 해결 방법은 몇 가지 조언을 줄 수 PLZ / 포인터 강력하고 완벽한 설계도를 입수했다.내가 생각의 FPGA 구현을위한 코딩을받을 것 같은 기능을 시뮬레이션에 관해서는 상당히 다른 야구장입니다
쿨