조각 VHDL로 번역되고

[neocool]

어떻게 VHDL을 Verilog에서 코드의이 부분을 번역 :

reg slck_en;
reg [4시] count32, count1x;
.
.
.
slck_en <= (count1x == 5'b10010);

===============
다음은 번역 문법 검사를 통과하지 않습니다 :
slck_en <= to_bit (= "10010") count1x;
유형 slck_en 비트 및 count1x의 가정 std_logic_vector (4 downto 0);감사합니다
neocool

 

[Guest]

[No message]

 

[Guest]

neocool 썼습니다 :

어떻게 VHDL을 Verilog에서 코드의이 부분을 번역 :===============

다음은 번역 문법 검사를 통과하지 않습니다 :

slck_en <= to_bit (= "10010") count1x;

유형 slck_en 비트 및 count1x의 가정 std_logic_vector (4 downto 0);감사합니다

neocool