제한 VHDL 및 / 또는 AHDL 코드의

[Guest]

일부 명령이나 옵션 장치 내 프로젝트에 특정의 FPGA (CPLD) 정의에 추가할 수있습니다.내 손님 'EDIF'또는 '추가 sinthesis에 대한 tdo'파일이 주어집니다.내가 그를 컴파일에 대해 지정된 하나를 제외한 다른 장치를 구현하고 싶지 않아요.내 디자인을 보호하는 방법?<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="충격" border="0" />

 

[speedoak]

만약 네가 그렇게한다면, 당신은 특별한 가능한 JTAG ID가의 FPGA의 액세스할 수있는 할 수있는 내가 아는 donot하지만 난 생각이, 그 내부의 논리에서 자일링스 FPGA는 로직을 액세스할 수있는 기억이 가능한 JTAG, 일부의 무슨 타입을 나타냅니다.그래서 당신이 그것을 잠글 수있습니다!!그냥 내 생각을, 당신은 그것을받을 수 있기를 바라

 

[speedoak]

만약 당신이 안쪽에서 액세스할
수있는 논리가 가능한 JTAG 매우 확실하지 오전, 직접 확인하세요.좋다면, 나를 알고, 나도 할 수있어
어쩌면 다음 번엔하자