제약 조건의 ise7.1i

[voho]

안녕 모두,

내가 디자인을 구현 내가 내 오류가 발생했을이 :

제약 만난 아니 었어
NET에서 "CLK"TNM_NET = "CLK";
TIMESPEC "TS_clk은"= 기간 "CLK"100 MHz의 높음 50 %;

읽기 보고서 내가 :

CLK : 요청 10ns가 실제 : 10.5ns

내가이 오류를 방지하는 방법 100MHz에서 디자인을합니까 싶어요

감사합니다

 

[gliss]

안녕 voho,
그것이 당신이 말하고있는 무슨 소리가 같은 도구는 자일링스의 제약 조건입니다 타이밍에 부합하지가 있습니다.보고서 배관공, 저기 봐에서 시스템의 최대 작동 주파수의 발견 아웃.속도 되세요을위한 최적화하기 위해 명시적으로 말을 속성을 합성하여 설정을 시도?클릭에 "오른쪽 나무에 대한 설계 과정에서 합성 - XST"선택 "합성 옵션"."의"는 목표 속도 최적화 "를 선택하십시오"."의"는 최적화 노력이 높음 "선택".저기, 당신의 타이밍 마진에 가까이 접근하는 데 사용할 수있는 다른 합성 옵션은 올 상태 기계 부품 인스턴스 인코딩 또는 자일링스와 같은 구체적인 변화 배율 스타일을 변경.당신은 또한이 도구를 합성 다른 것을 고려하여, 당신은 자일링스 같이있을 필요가 없습니다.당신은 합성 수 Synplify 부품과 자일링스 대상의 DC - FPGA를, 그리고 LeonardoSpectrum 예를 들면.
유일한 옵션은 내가 생각 할 수있다 당신의 레코드에 디자인을 제약하여 시스템을 재설계하거나 긴장 타이밍.
- 크리스

 

[Guest]

[No message]

 

[Guest]

안녕 voho!
옵션으로 자일링스의 기본은 항상 최고,하지만 당신은 참조된 수 gliss 최적화와 함께 놀이 여전히.제약 조건을 어떻게하는 MHz의 당신은 당신의주는 100?그리고 어떻게 합성을 짓을 u는?내 말은 XST 또는 synplicity?

 

[echo47]

실행 이세 타이밍 분석기 (trce) 설계를 느린 부분의를 찾습니다.그것은 NS를 10.5 움직임을 말씀 드려야 그물 당신이 어떤.그럼 빠른 것에 대해 재설계 방법으로 조금 섹션을 이동 그러니하실 수 있습니다.

 

[bibo1978]

제약 실제 받아 치료를보다 타이밍 제약 조건이 큰 % 그럴만도 10.
폐쇄를 타이밍 개선하여 타이밍 제약 조건 사용 appropriat의 경우를 대비하여 전 constriant 제안해 그 노력을 조종사 있습니다 증가 당신과 잘하면 NS 10이됩니다 만나 네