제발 .. 좀

[Sezi]

안녕하세요, 저는 혼합
- 신호 회로의 레이아웃에
대한 몇 가지 구체적인 질문이있습니다.나는 다음과 같은 질문을하는 경우에도 단 하나의 대답을 주셔서 감사합니다 ..

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="아이디어" border="0" />1 ..

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="애로우" border="0" />

언제, MOS의 레이아웃을 그리는 게 좋은 생각 M1은 넣어 - M2를 (matel1 - metal2)과 M2를 - M3는 ..배수구에 직접 접촉 / 트랜지스터의 소스 영역, 게이트는 그냥 옆에?아니면 더 나은 MOS의 M1은 외부 확장하고 집어넣은 연장에있는 모든 연락처가?

2 ..

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="애로우" border="0" />

무엇이 가장하고 서로에게 손가락 트랜지스터 게이트와 다른 단말기에 연결하는 가장 좋은 방법은 효과가 있죠?내가 어딘가 폴리 게이트 손가락과 직접 연결하는 좋은 생각이 아니라고 읽어 보셨어요?

3 ..

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="애로우" border="0" />

더 나은 터미널 Vdd와 낮은 계층을 먼저 접지 금속 이외의 연결, 그리고 결국 높은 수준의 금속을 가진 모든 블록의 Vdd 및 접지 그물을 병합에 시작하는가?더 나은 Vdd에 대한 높은 수준의 금속
/ 접지를 사용하는 것입니다?

4 ..

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="애로우" border="0" />

어떻게하면 서로 다른 크기와 모양이 하위 소형 레이아웃 - 블록을 달성하기 위해 대형 레이아웃 하위 - 블록으로 구성된, 만들기?우리는 연락처와 함께 대량의 공백을 채우기나요?또는 우리가 어떻게 이러한 공백을 방지합니까?

5 ..

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="애로우" border="0" />

언제, PLL은의 레이아웃을 만드는 게 훨씬 나아 ..)과 가드 링을 함께 서라운드와 떨어져 아날로그 블록에서 그들을 위 (PFD, 분배기 디지털 컴포넌트 그룹 (VCO가, 차지 펌프, 바이어스 발생기 등.)?평소의 전략은 무엇입니까?

사전에 감사합니다!
Sezi

 

[nightcat38]

1.배수구에 직접 접촉을 갖고 괜찮아 / 소스
2.폴리 좋은 지휘자가되지
않습니다3.맞아 낫다
4.일괄 연락처
5.당신 말이 맞아요.다른 금속, 디지털 및 아날로그 블록 사이의 신호 경로에 적용 차폐 등 기술

 

[vlsi_whiz]

2.

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="애로우" border="0" />

최선을 만졌다는 트랜지스터 metal1을 사용하여 연결합니다.함께 메탈 게이트를 사용하여 연결하는 폴리에 그리고 이상의 연락처를 사용합니다.

3.

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일반적으로, 금속 5와 6 6 금속 과정에서 큰 두께가 VDD 및 VSS에 대해 이러한 금속 라인보다 더 많은 전류를 처리할 수 이후 나머지를 사용해야합니다.그것은 좋은 레이아웃 연습에도 금속 레이어 번호 이동이
수평 / 수직과 홀수 번호 메탈 레이어를 수직 / 수평.

5.

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PLL을 할 때 또는 다른 혼합 신호 블록 아웃, 항상 별도의 아날로그 및 디지털 블록과 경비 고리와 아날로그 부품 보온으로 더 변동 신호에 민감합니다 누워있다.당신은 가능한 한 멀리 떨어져 시계 아날로그 신호와 디지털 부분에서 가장 민감한 부분이 자리한다.아날로그 부분의 나머지는 그들의 감성을 바탕으로 배치될 수있습니다.절대 또는 디지털 신호를 아날로그 신호를 하나 가지고 있었는데 그 옆에 시계를 실행합니다.만약이 피할 수없는 경우, 아날로그 및 디지털 신호 사이에 지상 라인을 삽입합니다.

 

[Guest]

[No message]

 

[vijay.kumarreddy]

1) 유 직접 배수 / 소스 영역에있는 연락처를 게재할 수있습니다.

2) 금속과 함께 더 나은 연결합니다.면, 폴리 유 저항 증가와 연결된다.

3) 물론, 올바른, 일반적 VDD와 GRD 높은 전류 회로 currents.Since 때 높은 수준의 금속을 권장 VDD
/ 접지 연결은 높은 수준의 금속을 사용하여 높은 전류를 처리할 수있는 비교가된다.

4) 적절한 레이아웃 바닥 ewith 계획들이 달성될 수 ompact 레이아웃입니다.왼쪽에 입력이 ur 봅니다, 오른쪽 측면에서 출력 블록의 상단과 하단에 VDD / 접지 라인.유
the VDD sothat 병합할 수있습니다 / 접지 다른 블록.

5) 보통 필요 함께 유 민감한 아날로그 및 디지털 블록 블록 together.Also
유 모든 장소에있는 문제를 얻을 것이다 유 atherwise .. 지상 반송해야하는 아날로그 및 디지털 근거가 별도로 필요

안부

비제이

 

[leeenghan]

안녕,

나를 여기에 시도하지 말자 - 너무
- 쉬운 질문 ...

1.하수구에 금속 레이어 스위칭 / 소스없이 소비를 통해 더 많은 영역을 더하실 수있습니다.난 어떤 문제의이 함께 인식 아니 그 이상은 일치하는 트랜지스터에 동일한 작업을 수행하는 것이 좋다 제외한 경우와 일치하는 것이 중요합니다

2.만약 당신이보다 금속 레이어 1 또는 2를 사용하는 수밖에 없다.연결 폴리도 나팔꽃을 피하기 위해 큰 폴리 확장 연결 쪽 ()를 뜻합니다 (www.eda - utiliteis.com에서 내 책을 참조).일반적으로,
폴리 전 s50 금속의 저항
- 100 번 이상이나 폴리 남북 1um - 50에 상응하는 비용입니다 - 100um 금속 인터커넥트를 연결!만약 폴리 - 인터커넥트보다, 또한 프로세스 안테나 위반을 초래할 수도 너무 많은 기생 커패시턴스 데리러 오래입니다

3.당신에 의존 floorplan.주의가 metal1보다 훨씬 얇은 metal2 수있습니다.

4.소형 최상위 수준 "다시 - 모양"블록 - 레벨 레이아웃을 준비합니다.이것은 어려운 일이 아니지만 -로서 - 하드 경우, 프로젝트를 함께 가기 - 레벨 계획 레이아웃 엔지니어 경험이있다.일반적으로의 하위 바꿀 - 블록 덜 걸릴 것입 -보다 - - 하루에 많아야 몇 주 미만.작은 투자를 몇 주일 하위
- 블록 무승부로, 그 아름다움은 최종 결과와 비교할 때이는 ISA.나는 항상 최고 수준의 일을
할 때 몇 일간 하위 - 블록 재정비를위한 일정을 제안 (해당되는 경우, 최고 - 레벨 바꿀 같이 일어날 수 있고, 작은가에 영향을 일정) 여러 레이아웃 엔지니어들이 함께 일하고있다.

5.이건 너무 generalise에 diffcuilt입니다.the 격리뿐만 아니라 디지털 및 anlaog 사이에 최선을 다하지만, 또한 아날로그 시간.

안부,
한나라 공학과
www.eda - utilities.com

 

[mahendra]

1 ..언제, MOS의 레이아웃을 그리는 게 좋은 생각 M1은 넣어 - M2를 (matel1 - metal2)과 M2를 - M3는 ..배수구에 직접 접촉 / 트랜지스터의 소스 영역, 게이트는 그냥 옆에?아니면 더 나은 MOS의 M1은 외부 확장하고 집어넣은 연장에있는 모든 연락처가?ur the application.If 디자인에 달렸겠지 뒤 성명을 work.Normaly 우리가 첫 번째 줄에 같이 갈 것이 낮은 저항을 요구하고있다.2 ..무엇이 가장하고 서로에게 손가락 트랜지스터 게이트와 다른 단말기에 연결하는 가장 좋은 방법은 효과가 있죠?내가 어딘가 폴리 게이트 손가락과 직접 연결하는 좋은 생각이 아니라고 읽어 보셨어요?모두 만료에 금속 연결합니다.3 ..더 나은 터미널 Vdd와 낮은 계층을 먼저 접지 금속 이외의 연결, 그리고 결국 높은 수준의 금속을 가진 모든 블록의 Vdd 및 접지 그물을 병합에 시작하는가?더 나은 Vdd에 대한 높은 수준의 금속
/ 접지를 사용하는 것입니다?씨야 오른쪽 ur4 ..어떻게하면 서로 다른 크기와 모양이 하위 소형 레이아웃 - 블록을 달성하기 위해 대형 레이아웃 하위 - 블록으로 구성된, 만들기?우리는 연락처와 함께 대량의 공백을 채우기나요?또는 우리가 어떻게 이러한 공백을 방지합니까?ur floorplan 경우 다음 U 일괄 연락처 또는 유와 함께 사용할 수있습니다 덤미랑 금속 꽃집 채울 수있는 디자인에있는 유엔 피할 공간을 보여줍니다.5 ..언제, PLL은의 레이아웃을 만드는 게 훨씬 나아 ..)과 가드 링을 함께 서라운드와 떨어져 아날로그 블록에서 그들을 위 (PFD, 분배기 디지털 컴포넌트 그룹 (VCO가, 차지 펌프, 바이어스 발생기 등.)?평소의 전략은 무엇입니까?좋은 아이디어를 계속 Tht 거리 & 가드 링을.안부
Mahendra