제발 저의 의심

[deepu_s_s]

안녕 친구,

두 의심을하는 데

1) 루프없이 어쨌든 비트 adder
16 - 디자인하는 것입니다?
2) 나는 배율이 adder를 사용하고 싶습니다.어떻게 내가 배율이 디자인 단위 블록에서 사용할 수있는가?i '를 사용해야한다를 포함하고 adder 인스턴스?

감사합니다 감사합니다
디팩

 

[echo47]

Verilog 또는 VHDL, 단순히 ' '연산자를 사용합니다.그것은 신호 비트의 임의의 숫자가 함께 작동합니다.

 

[amitgangwar_vlsi]

VHDL에서 adder를위한 패키지에서 다음 네가 원하는 건 뭐든 배율 .....에 동시 또는 순차적으로 진술로 전화할 수있는 절차를 쓸 수
전 그냥 서있하에 설계하는 방법을 adder for 루프를 사용하지 않았다 ...

 

[deepu_s_s]

내 카리 할인 adder desing의
오전 Verilog 파일 첨부

제발 좀보고하고 필요한 경우 수정을
할

모듈 체코 (는 A, B, 요컨대, 수행);

입력 [15시]는 A, B;

출력 [15시] 합이;
] 합이 [15시 reg;

출력을 수행;
reg 수행;

[15시] temp_sum, temp_carry reg;
[16시] sum_temp, carry_temp reg;
정수 난;(A 또는
B 항상) @
시작
은 (i = 0;위한 난 <= 15; 나 = 내가 1)
시작
temp_sum [나] = [내가] ^ b [내가];
temp_carry [나] = [내가] 식사와
침대 [내가];
끝
carry_temp = (temp_carry, 1'b0);
sum_temp = (1'b0, temp_sum);
sum_temp = sum_temp carry_temp;
합이 = sum_temp [15시];
수행 = sum_temp [16];
끝
endmodule

 

[Guest]

[No message]

 

[echo47]

귀하의 코드는 올바른 것 같다는 자일링스의 ISE를보다 효율적으로 ' '연산자를 합성 :
코드 :

모듈 가기 (는 A, B, 요컨대, 수행);

입력 [15시]는 A, B;

출력을 수행;

출력 [15시] 합이;할당 (, 합이) = B를 수행;

endmodule

 

[deepu_s_s]

안녕하세요 에코,
우리가이 파이프라인 기법을 사용하여 할 수 있습니까?12 분 후 올린날짜 :그리고 하나 더 의심 ....

나는 체코를위한 하나의 파일에 코드를 작성하고 난 그 체코 배율 모듈에서 사용하고자하는 ...

어떻게 multplier 모듈에 adders 사용할 수 있습니까?i는 adder의 인스턴스를한다?올린날짜 2 시간 11 분 후 :내가 한 번 더 의심 ... 제발 좀 도와있어

16 비트 배율을 고려 ...그래서 결과가 32 비트 와이드되어야합니다.월러스 나무 배율 사용하고있습니다.

가 있음, 최종 스테이지와 2 개의 출력을 수행
sum을 얻을 것이다 ...그 두 회계사에게 주어집니다.내 의심 무엇 회계사에 입력의 너비 될 것입니다.그들은 16 비트 또는 32 비트 폭 수 있습니까?

또한 지원하는 문서를 부착.제가 그 모델을 참고로 설계
오전
감사합니다 감사합니다
디팩올린날짜1 분 후 :이것은 의사입니다.
미안하지만, 당신이 첨부 파일을보기 위해서는 로그인이 필요

 

[echo47]

만약 귀하의 클럭 속도를 위해 16 - 비트 adder 너무 느린 경우, 다음 두 개 이상의 섹션 및 파이프라인 그들로 분할 수있다.

만약 당신이 다른 모듈의 내부에 하나의 모듈을 사용하고 싶지, 그래, 당신이 그것을 인스턴스를 만듭니다.모듈의 계층 구조가 작동하는 방법.

내가 디자인에 대해
많은 승수 미안 몰라.난 보통은 '*'연산자를 사용하고 합성 도구, 배율 또는 배율 블록을 사용하는 FPGA를 구축하자.

 

[deepu_s_s]

덕분에 에코 확인 .....