-"제발 날 좀 도와 줘요!

[ź]

안녕 친구
1 애썼는데 예멘 아랍 공화국 8개월와 나는 설계 엔지니어 (VLSI는).
내 job.My 기술을 설정 변화에 VHDL 및 FPGA 설계 계획입니다.
하지만 난 내가 어떤 호출 작업 포털에서 내 이력서를 배치 받고 아닙니다.
제발 지역 난 무엇을 향상해야한다 어디에 interviews.your 제안에 대한 내 준비를 시작한다 concentrate.How 날 좀 도와 매우 appriciated있습니다.

감사 감사

 

[research_vlsi]

안녕하세요 탄

U 강한 지역 있어야하는,

1.디지털 디자인
2.VHDL / Verilog
3.프로젝트
4.타이밍 분석

그래서이 기본 위치는 주로이 U 떨어져부터의 FPGA, ASIC를, 검증, 마이크로 프로세서에 집중 대비해야합니다.

본 사이트의 U 에다 검색 논의, 그 무엇을 도와 드릴까요 인터뷰 질문을 많이 찾을 수있습니다.
절대 최대 .. 희망을 줄업데이 트와 .. 계속 노력
환호.

 

[ź]

귀하의 제안에 대한 많은 Soo .. 감사합니다

자세히 설명해 주시겠습니까 타이밍 분석에 관한 ...

 

[research_vlsi]

그 전화를 정적 타이밍 분석즉,에 관한 설치 및 잠깐 시간을 ..
http://www.edaboard.com/viewtopic.php?t=204055&highlight=setup
위의 링크를 설정에 대해 말할 것입 & 잡아 자세하게 ..

또한, 제가 타이밍을위한 순차 회로를 PDF로 첨부 ...희망이 .. 도움이됩니다

 

[Guest]

미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[ź]

그래, 나와 함께 그 PDF로 생각합니다.
내 의심 난 .. 내 코딩 스타일을 향상 시키고자합니다
내가 VHDL에서 코드를 어떻게 거기에 구문 오류가 아니지만, 난 당신이 어떻게 타이밍 분석에 따라 cosidering없이는 제대로 .. 난 그냥 코드를 내게하는 것이 좋습니다하시기 바랍니다 타이밍 analysis.can을 따르지 않는 것입니다 최대 시간을 설정하거나 만요.

그런 방법이 덜 걸립니다 하드웨어와 코드의 코딩을 배우고 싶어요 효과적으로 모든 조건에서 작동합니다.
.. 도와주세요

 

[research_vlsi]

그래서 그 U 자일링스 코딩 지침을 참조할 수있습니다.

자일링스의 사이트에서 검색하면 불러 U PDF로 얻을 수있습니다 ..

 

[ź]

너무 감사합니다 .. 친구
내가 겪고 오전 PDF로이와 정말 유용합니다 ...올린날짜 1 시간 7 분 후 :제가 문서를 다운로드 및 겪고 난 최적화 목적을위한 자원 공유의 개념을 발견.
어떤 아이디어?? 어떻게 내 디자인을 최적화하는 데 사용하는 관한 있으세요?환호