장치를 어떻게 TSPC 가장자리에 크기를 선택할 DFF 유발되는 겁니까?

[mohamedabouzied]

친애하는 모든
어떻게 장치에 맞아 단상 시계 TSPC 로직에 대한 크기를 선택해야할지 모르겠다?
특히, 첨단 패 플립 플롭 DFF가 울렸어요.

나는 그것의 최소 크기에,하지만 트랜지스터를 넣어 DFF가 작동하지 않습니다, 그래서 트랜지스터를 잘하기 위해서는 DFF 기능을 잘 수 있도록 그 크기를 생각해야합니다.

어떤 제안?
고맙습니다 사전
모하메드 Abouzied

 

[Blackuni]

안녕,

어떤 구조가 / 당신이 사용하려는 토폴로지?

우리가 그렇게 할 수있는 설계도를주지 ..

감사합니다,

 

[mohamedabouzied]

내가 그것을 첨부해야
고맙습니다 귀하의 관심과 빠른 재생을위한

모하메드 Abouzied<img src="http://images.elektroda.net/31_1244711535_thumb.png" border="0" alt="how to choose device sizing for a TSPC edge triggered DFF?" title="어떻게 장치 TSPC 가장자리에 대한 크기를 선택할 DFF 유발되는 겁니까?"/>

 

[ee07d003]

왜 최소 크기의 트랜지스터를 사용합니까?손가락을 원칙적으로, 일련의 경로에있는 MOS의 넓이를 두 번.에 대한 더 많은 사이징에 ","논리적인 노력을 읽고

 

[Guest]

[No message]

 

[oermens]

이것의 CMOS되지 않은 논리적인 노력이 적용되지 않습니다.tspc 정말 사이징 방법론을 필요로하지 않는 것, 그게 모두 당신을 내 경험에서 운영하고있는 주파수에 따라 달라집니다.주어진 크기에 대한, 덜 중요한 기능을 담당 노드를 저장해야 주파수 낮은 글리치 및 잘못된 결과의 더 많은 기회를.

 

[Blackuni]

안녕하세요, mohamedabouzied

아직도 논리의 종류에 대한 방법론을 프레임 밖에서 일하다 보니 메신저,하지만 문제는 비용 공유 및 지점 사이의 커플링, 결함이 직접적인 결과와 양쪽 방향으로 전류 흐름입니다.

어쨌든 디자인 가고, 난 당신의 토폴로지와 130nm 공정 기술을 사용하여 신속하게 시뮬레이션을했는지 그것이 이후에 괜찮았는데,

두 번째 열에 WP = 3 * wn, 그리고 M8 및 M9의 wn 확인 (2 nmos 장치) 2-3 번 다른 nmos보다 더 큰이 충전 및 방전 적절한 보장됩니다.

U wn 가치 상승 및 하강 시간을 마무리를 기반으로 선택할 수있습니다.하지만, 경사가 기억 CLK 통해 UR 올바른 작동을 위해 필수적이다.

희망이있습니다!

감사합니다,