작업 통화에서 Verilog 복합>

[warlock_ajay]

경고 사용 말합 입력 결코 인애가
내가 레지스터를 직렬 오전 기대 두지만 좀 단 하나.

코드 :
모듈을 등록 (out1, out2, 인애, inB, CLK, 재설정);
출력 out1, out2;
입력 인애, inB;
입력 재설정, CLK;
out2을, 레지 out1을;
reg in1, 평방인치, 입방인치;
항상 @ (negedge CLK)
시작
Regist (out2, inB);
Regist (out1, 인애);

끝
/이 * 항상이 @은 (는 negedge CLK)
시작

Regist (out2, inB);
끝 * /
작업 Regist;
출력 아웃;
입력에;
시작
in1 <= 년;
평방인치 <= in1;
입방인치 <= 평방인치;
입방인치 밖으로 <=;
끝
endtask
endmodule

 

[Guest]

미안하지만, 당신은 첨부 파일이 필요합니다 보려면 로그인을에

 

[vipinlal]

코드 :

항상 @ (negedge CLK)

시작

Regist (out2, inB);

Regist (out1, 인애);끝