작업을 Verilog>

[balasub]

작업을 Verilog

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안녕하세요
내가있어서 .... Verilog 다양한 파일을 포함하는 작업을

어떻게 .. 어떻게 testbench 나 포함 내의 다양한 작업을 사용하여이 파일을 위해

이 파일은 또한 BFM이 내부 신호 상태의 종속에 작업을.

 

[deepu_s_s]

포함하는 방법에 대한 '?내 생각이 작품

 

[venkatesankalidass]

`포함 "전체 \ 경로 \ name.v"
작업을 같이 위의 예에서 사용 하시다면를 포함하도록 설계

참고 작업 선물 iiside 모든 모듈

 

[Guest]

[No message]

 

[satishkumar]

안녕 작업을 보내려면 좀 더 세부 사항에 관한 데이터를 포함`

 

[kelvin_sg]

venkatesankalidass 그렇게 썼습니다.

그것은 대부분의 Verilog 내가 마음에 정확한 속임수예요.
..와 ultraedit를`밖으로 스크롤하지 않고 피곤 단일 모듈에의 코드 라인을 만 -10 쓸 수 하나 포함

나는 꿈이 너무 VHDL에 의하면.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />