K
kamejoko80
Guest
내가 Webpack ISE 6.2 도구를 사용하고있습니다.
시뮬레이션 부분 (공동 작업 ModelSim과), 도구를 VHDL 코드를 테스트 벤치에 파도가 양식을 변경할 수있습니다.이 코드는 Verilog 테스트 벤치를 생성할 수 있습니까?
시뮬레이션 부분 (공동 작업 ModelSim과), 도구를 VHDL 코드를 테스트 벤치에 파도가 양식을 변경할 수있습니다.이 코드는 Verilog 테스트 벤치를 생성할 수 있습니까?