자일링스의 CLK 주파수를 외부의 측정>

[b]

안녕하세요 .. 모든 사람
.. 해 Spartan3 당신은 방법을 알고 FPGA를 수 읽고, 측정 주파수를 그것을 (또는 기간)의주지 제가 외부 CLK 그같은 .. 그게 뭔데 그것은 해결책면 확인을 누릅니다 양식부터 그것을 원하지 '우리 선생님 설계도에 Verilog하지만 그것을 필요 사실

사실 제 디자인 프로젝트는 .. 용량을 알 수없는됩니다 measur내가 자일링스으로부터 회로를 사용하여 설계에 의해 만들어집니다 555 평방 파도의 IC 읽기 및 타이머 회로를 필요 전

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="눈짓" border="0" />

그리고 난 생각이 없다

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />

 

[b]

안녕하세요 또, 지금 문제가 좀 .. 질문을 더 분명히 업그레 이드 그래서 내가 원하는 건
난 .. 신호에서 신호 생성기 내가 그걸 알고는 클럭 주파수를 사용하여 다른 기간을 측정함으로써 내가 원하는 클럭이 외부 신호를 (그리고 파도) 광장
난하지만 자일링스의 설계도를 가지고 구현하는 프로그램을, Verilog 솔루션은 괜찮 또한, .. 이래 Verilog 코드 배선 형태로부터 제가 할 수있는 생각에 대해
모든 아이디어는 허용됩니다

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[xlency123456]

지금 당신이있어서 .... 참조 클럭을

.... 실행하는 두 개의 카운터를 무료로 게재) @ 레퍼런스 클럭
b)는 @ 알 수없는 시계 ..

두 번째 보자 1 우리가 가정 4 당신이 실행하는 두 개의 시계를 ...
다음 카운터의 너비가되어야 것과 같은, 1 초 후에도, 이상 유동 카운터 안되 당신의 ...

중지 후 1 초는, 모두해야 카운터가 ...
체크 .... 그들의 가치를
... 가치 기반의 카운터당신은 .... 시계 기타 참고 할 수있는 추정 주파수의
내가 요구 희망 하시다면의 이분은 와트는 ...

 

[Guest]

[No message]

 

[b]

여기에 발생하는 질문 :
말해 난 ... 비트 바이너리 카운터 - 8 카운트와 클럭 신호의 커패시턴스 값이 그렇게 내가보고에 의해 사용하는 두 가지어때 .. FPGA를 보드 3E 표시 그 번호를 스파르탄 - 7 - 세그먼트를 배치에..가 어떤 자일링스를 사용 schmatics을 번호를 방법으로 변환이에 의해 세그먼트 - 7
카운터 들어 4 비트 바이너리 그것은 심각하게 될 테이블 8이다 쉽게 변환을 위해 부 카운터 BCD 및 추가하기위한 입구로 출력하지만 진실 비트 어려워도 .. 그것을 구현하는
그래서 어떻게 내가 디스플레이 7 세그먼트로 변환 나의 이진 숫자를?