입력 지연 및 설정 출력 지연 시간을 설정

P

p.sivakumar

Guest
안녕 무엇 입력 지연 시간을 설정인가? 그리고 밖으로 설정되어 무엇 지연시 려나? 2) 우리가 dealy 세트 입력을주는 이유는 무엇입니까하고. SDC (Synopsys의 디자인 제약) 파일? 이거 그때 타이밍 분석을하지 않으면 어떻게 앞으로 일어날으로 출력 지연 값을 설정? 감사합니다 Sivakumar
 
입력 지연 및 출력 지연은 가장 중요한 제약이 있습니다. 이들은 wthere 통해 UR ASIC는 그것가 연결된 외부 장치의 타이밍을 만날 수있는 결정합니다. 이러한 타이밍이 충족되지 않으면 다음 ASIC의는 그것이 어떤 인터페이스를하도록되어에 외부 장치와 함께 사용할 수 없습니다 통해 UR. 심지어 내부 디자인 작품을 통해 UR, ASIC를 어떤 목적으로 사용할 수 없습니다. 모든 인터페이스는 장치의 데이터 시트에 looikng 적절한 입력과 출력 지연을 설정해야합니다 u 자합니다. 동기 interfcaces 위해 있지만, 이들을 설정하기 쉽습니다 비동기 인터페이스가 조금 힘들 수 있습니다. pls가 가득 자세한 내용은 여기 포럼을 참조하십시오.
 
안녕 siva은 통해 UR 칩을 고려하여 이사회에 배치 될 것입니다 .. 와 입력 및 사전 차단 (칩을 가정)에서 유래하여 출력은 다른 칩가는 .. u는 같은 클럭으로 모든이 3 칩을 작동 그렇다면 ... 다음 이전 칩에서 귀하의 칩에 도달하는 시간이 걸립니다 .. I / O를 패드 이전 칩 및 기판의 지연의 지연을 생각은 ... 당신은 클럭 에지 통해 UR 칩 상승에 다음 입력 지연을주지 않을 거니까하지만 선물로 인해 데이터가 늦게 도착 지연 될 데이터를 excepts .. 이것은 잘못 논리로 연결됩니다 .. u는 당신에게 다음 칩 지연을 준다면 그것은 데이터가 다음 상승 에지에서 입력 레지스터를 (아니 입력 핀)에 도달되는 시간과 같은 몇 가지 지연 만드는 ... 그리고 당신 논리 작품 .. 마찬가지로 다음 모듈은 자신을 준비 있도록 또한 핀 출력으로 ... u는 자세한 내용이 필요하면 황금 시간대 문서를 읽었는데 ... 감사합니다 쉔카
 
안녕하세요, 마찬가지로 이전 포스터에 의해 언급, 이러한 제약을 설정하여 설계가 특정 환경 내에서 작동한다면 이해할 수있는 좋은 방법입니다. 합성 후, 모든 디자이너는 레이아웃 엔지니어 네트리스트를 보내기만하면됩니다해야 할 것입니다. 레이아웃 엔지니어는 소프트웨어를 사용할 것입니다 다시 합성과 물리적 장소 당신의 로직 귀속될 칩하기 위해 필요에 따라 다시 당신의 디자인을 버퍼.
 
설치 및 정체 시간이 만족되면 하드웨어가 올바르게 작동 수 있습니다.
 
일반적으로, 입력 지연 및 출력 지연 시간을 설정하는 표준은 없습니다
 
입력 지연 - 핀 또는 입력 포트 클록 신호에 상대에> 세트 입력 지연. 바깥 세계에 주어진 시간을 의미합니다. 출력 지연 - 핀 또는 출력 포트 클록 신호에 상대에> 세트 출력 지연. 설계로 촬영한 시간을 의미합니다.
 
입력 및 출력 지연이 모듈의 I / O를 conneced 장치 기능에 의해 결정됩니다. 당신이 첫째로 다음 몇 가지 관점에서 시작할 수있다, 그들의 요구 사항을 분명히해야합니다.
 
- input_delay을 설정 : 지정 포인트 중 하나를 그룹에서 타이밍 지연을 다른 (아마도 클럭 신호)에 시계가되면 입력 포트에서 타이밍 도착을 정의합니다.. - set_output_delay : 신호는 클럭 신호 전에 명령 "set_output_delay"로 정의하는 시간을 최소한 지정된 금액을 도착해야합니다
 
난 위 문장으로 동의 하네 .. 우리가 칩과 외부 세계에 40 %를 60 % 비관적인 가치를 계속 유지할 것이다, 그 신호가 입력 포트 또는 출력 포트에 도착하는 정확한 시간을 알고있다면 그나마
 
안녕하세요, 당신은 completer의 해답을 가지고 .... 그저 내가 위의 논의 aditions의 몇 가지를 추가하려면. 표준되거나 인터페이스 IP로 특정 어떤 인터페이스를 들어, 그들은 모든 제약 조건 교류 매개 변수에서 추출됩니다 교류 매개 변수를 정의합니다. 당신이 같은 당신의 칩 인터페이스는 exernal 장치와 함께 작동합니다 수행하는 경우이 매개 변수 보장합니다. 따라서 귀하의 제약으로 귀하의 교류 매개 변수를 매핑의 문제입니다. 일반적으로 당신은 다음과 같은 제약 조건을 가지고 .... 1))) 2 set_output_delay 3 set_input_delay set_input 외에)) 4 set_driving_cell 1 set_load, 출력 지연 (다른 꼬마 도깨비 제약은 세포와 set_load (귀하의 지연이 세포를 몰고로드 (오 / 피 지연)와에 의존 아르 운전 설정되어있다 전 /)) 피. 운전 세포와 나는 / 피 커패시턴스에 따라 변경됩니다 set_input_delay ... 그래서 당신이 너무 매개 변수 위에 언급해야합니다. 마찬가지로 오 / P는 당신도로드 또는 셀 당신이 운전을가는 말할 필요가 지연. 지연도 그렇게 위의 매개 변수를 언급 조가 필요 선형 없습니다 .... 당신이 너무 clk을 언급하는 데 필요한 같은 언급하면 .... 자세한 내용은 당신이 판매하고 볼 수 있습니다 .... 감사 & yln을 감사합니다
 
일부 지연은 일반적으로 다른 블록에서 오는 논리에 의한 존재로 안녕, set_input_delay 제약이 필요합니다. 우리의 블록은 타이밍 제약 조건을 설정하려면 다음 신호가 통과 다른 블록을 나타내기 위해 어떤 지체가있는 경우 set_output_delay 제약 조건이 필요합니다. 감사합니다 ramana
 
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