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munchies
Guest
나 VHDL을 사용하여 그리고 난 동등한되는 두 가지 신호를 할당하기 전에 지연 시간을 소개 싶어요. 내 생각은 모두 0 또는 내가 clk_cycles의 X 금액 후로부터 신호를 받아하려는 전선에 NULL에서 이동 스위치입니다. 이것은 가능한가요? 내 문제는 그것이 완전히 제가 전파 지연이 완료될 때까지 제로 또는 null로 출력을 할당할 통해 올바른 모든 데이터가 전파되기 전에 디자인 정크 데이터를 출력된다는 점입니다. 이것은 가능한가요? 어떤 도움이나 토론을 가져 주셔서 감사합니다.