일부 인터뷰 질문

[SP3]

안녕 모두,

아래에 몇 가지 면접 질문입니다.난 당신의 대답 / 사람에 대한 생각을해야합니다.Plz 이들에 대한 답변 :만약 Vdd 감소 1.What the VTC a의 CMOS 인버터의됩니까?
2.
무엇 Vdd의 CMOS 인버터를위한 최적의 가치가있는가?
3.
한 연산 인버터 '너무 / 다시's 입력

먹이 p 하이라이트이다.
ckt의 기능은 무엇 될 것인가?
4.
어떻게 스왑 2

8 - 비트 레지스터를 사용하지 않고 다른 등록?감사합니다,
SP3을

 

[laseetha]

내가 생각 ur 마이크로 프로세서에서 4 번째 질문입니다.8085 마이크로 프로세서를위한 명령어가 XCHG이라고 불리는 - 어떤 중간 레지스터를 사용하지 않고있는 스왑 드 등록 켤레와 HL 등록 쌍 내용

 

[Guest]

ANS3 회로는 시간 지연 기간은 정회와 진동에 의해 통제됩니다.

 

[pandit_vlsi]

4 질문에 대한 답변 :두 레지스터
8 비트 길이있다는 가정하에.먼저 두 번째의 입력 레지스터의 출력에 연결하고 두 번째로 첫 번째의 입력 레지스터의 출력을 연결할 수있습니다.
지금은 왼쪽이나 오른쪽으로 근무 교대 8 회.안부,

Pandit.M

 

[gliss]

당신은 메모리 위치를 사용할 수있는 로한의 질문
들어

 

[kulkarni_saurabh]

4 질문에 대한 답변 :

- 과제물 차단이 아닌 사용하여 수행할 수있습니다 Verilog 있음.

코드 :

(posedge CLK 또는 posedge 첫) 항상 @

시작(첫 == 1'b1)

시작

q0 <= <q0 첫.
값>;

질문 1 <= <1 분기 첫.
값>;

끝그 밖의

시작

q0 <= 1 분기;

1 분기 <= q0;

끝끝

 

[Guest]

[No message]

 

[sachin_kirdat]

ANS3 회로는 시간 지연 기간은 정회와 진동에 의해 통제됩니다.

만약 그렇다면 당신은 당신 밖에 볼 수 3,5,7 인버터 OSC 연결 -> 그것은 하나의 인버터를 위해, 진동하지 않습니다.다른 현명한 출력 DC 전압 될 것입니다.만약 ur 인버터 Trise = Tfall 그러면 얻을 것이다 Vdd
/ 2 입력에서 출력뿐 아니라 설계되었습니다.

 

[vikram789]

Vdd의으로는 최적의 가치를
전 (sedra & 스미스에서 읽은이)가 새로운 technolgies Vdd 낮은대로 장점 (속도 전력 제품)의 수치는 감소되지만 마음에서 파니는 유지 1V coz로 구현되고있는 우려하고있다 트라 파니로 증가하지 않는 반비례 Vdd에 비례합니다.

같은 기간도 내가 그것을해야한다고 생각 흔들리다 = 파니 Sachin ur 설명해 주시기 바랍니다 answere

 

[venkat_kode]

Ans3

그 기간과 오실레이터의 역할 : T는 = 2 * 파니 경우 2tp>> tf tr.

만약이 조건을 충족하지 않습니다 ", 회로"신호 inveter 통해 후계자와 중복됩니다 결국 진동 축축하게 증식의 한 파도가 진동하지 않을 수도

 

[sachin_kirdat]

얼른
이상이 2시,하지만 당신과 함께 그것을 밖으로 확인하실 수있는 일이 아니죠 HSPICE 실제 * 파니 기간 흔들리다한다하여 올바른 ur.내가 왜 그걸 몰라 OSC하지 않습니다.

 

[ytliang]

Ans3
그것은 진동하지 않습니다.
오픈 - 루프 회로가 포함되어있습니다 단
1 극 ()은 최대 주파수 - 90 정도의 변화에 의존 단계를 제공합니다.이후 180도 반전의 신호로 인해 인버터 직류의 위상 변화를 전시, 총 위상 변화 최대 270 정도입니다.따라서 성장을 유지하기 위해서는 루프 진동 () 360
도의 필요가 실패합니다.
(Razavi p.484)

인버터와 오실레이터를 구축하기 위해서는 적어도 3 인버터 유 할 것입니다.

 

[speedforu]

ans 4 :
의 R1 xor의 R1 = R2를;
알투 =의 R1 xor의 R2;
의 R1 xor의 R1 = R2를;

 

[saro_k_82]

1.VTC 무엇입니까?

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />2.어떤 의미에서 최적?최적의 전력 소모를 들어, VTN되어야 VTP지만 가난한 속도 준다.

3.인버터 그것의 여행 시점에서 편파됩니다.그것은 단지 연결된 다이오드 다이오드의 PMOS에 연결된 NMOS 연결.흔들리다 어떻게합니까?

 

[dexter_ex_2ks]

1) VTC 저는 믿습 전압 전송 특성, 청소년 알고
(있는 경우)은 그물을 검색하지 않습니다.난 그게 그렇게 날카로운 .....되지 않을 거라는 걸 믿어요
2)으로서 최적의 전압, 흠, 제가 Vthn보다 높은
것이라고 생각합니다 Vthp (너무 높은 - 밖에서 ->의 PMOS 강한 - 전도에있을 것이며, 낮은 - 아웃 -> NMOS의 PMOS 될 강한 - 전도 ), 그리고 상한에, 나는만큼이 기술을
지원할 수있는 (즉 현재 유출 증가) 가능한 것.transistors connected together from VDD to GND (or VSS), driving a lod of current from Vdd to Gnd, no oscillation cause of Cgs of the transistors.

왜냐하면 만약에 우리의 짧은 3) 아니오식으로 흔들리다 - 아웃, 우리가받을거야
2 포화 트랜지스터
VDD에서 함께
접지 (또는에서 VSS), Vdd 접지에 이르기까지 현재의 Lod 운전 CGs의 진동의 원인이 연결된 트랜지스터.
4) 레지스터에 관해서 -> 아주 좋은 지금까지 답변.

 

[teteamigo]

SP3을 썼습니다 :

안녕 모두,아래에 몇 가지 면접 질문입니다.
난 당신의 대답 / 사람에 대한 생각을해야합니다.
Plz 이들에 대한 답변 :만약 Vdd 감소 1.What the VTC a의 CMOS 인버터의됩니까?

2.무엇 Vdd의 CMOS 인버터를위한 최적의 가치가있는가?

3.한 연산 인버터 '너무 / 다시's 입력
먹이 p 하이라이트이다.ckt의 기능은 무엇 될 것인가?

4.어떻게 스왑 2
8 - 비트 레지스터를 사용하지 않고 다른 등록?
감사합니다,

SP3을