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인터페이스 논리 모델링을 (ILM) 워너 브라운 (wbr@toshiba.de) 기술 / CAE 그룹 도시바 전자 유럽 GmbH를 Hansaallee 181 봐요, D - 40549 뒤셀도르프, 독일 1 배포 계층적 역 가입 끄기 흐름. 오늘날의 디자인의 초록 높은 복잡 ASIC의 구현 및 검증에있는 주된 문제 중 하나입니다. 과거에 우리가 그들의 성능 한계에 도달 여러 EDA 툴 더 자주 볼 수있다. 결과적으로 "새로운"방법론은 확인 및 멀티 백만 게이트 설계의 구현에 대한 예술의 상태가되었다. 따라서하는 EDA 벤더, 그리고 그들의 도구 계층 응용 프로그램을 제공해야 마찬가지로 실리콘 공급 업체는 이러한 유틸리티들은 ASIC의 서명 - 오프의 흐름에 원활하게 구현해야합니다. 본 논문은 Synopsys의 태평양 표준시 인터페이스 논리 모델링 기능을 배포하는 정적 검증에 계층 방법론에 초점을 맞추고 있습니다. 그것은 이러한 모델링 추상화는 정적 타이밍 가입 오프 흐름 내에서 사용할 수있는 방법을 설명합니다. 아니 디자인의 모든 종류의 커버 아래 솔루션을 푸시가 있기 때문에 또한, 그것은 프로와 죄수의 강조 표시하고있는 그들을 위해 가장 적합중인 응용 프로그램 유형을 나타내는 다른 추상화 방법론을 비교합니다.