-"이 문제에 직면하면서 자일링스의 VHDL 코드를 합성

[sravanti]

hii

실제로 우리 vhdl.we의 위상 감지기에 대한 코드를 쓴 않은 증상으로 문제가 시뮬레이션을 성공적으로 우리가 그것을 합성하고 ... 우리는 자일링스에 최선을 다하고있습니다 이세 9.2 환경에서 ... 우리가 같은 코드를 구현하려는 수없습니다입니다 스파르타 3e 기반의 FPGA 키트 ..

우리 조앤 플립 플롭 .. 위해 쓴 코드입니다

라이브러리는 IEEE;
사용 IEEE.STD_LOGIC_1164.ALL;
사용 IEEE.STD_LOGIC_ARITH.ALL;
사용 IEEE.STD_LOGIC_UNSIGNED.ALL;

---- 주석 다음과 같은 라이브러리를 선언하면 인스턴스
----이 코드에서 자일링스의 원시.
- 도서관 UNISIM;
- UNISIM.VComponents.all 사용;

엔티티 jkff입니다
포트 (일본 : STD_LOGIC에;
케이 : STD_LOGIC에;
질문 : 아웃 STD_LOGIC);
최종 jkff;

건축 행동 jkff입니다

시작
프로세스 (일본, k)는
시작

만약 (j'event와 J = '1 ') q를 입력한 다음 "= '1';
elsif (k'event와 K = '1 ') q를 입력한 다음 "= '0';
다른 질문 "= '0 ';
최종면;

최종 처리;

마지막 행동;

우리가 어떻게 '코드를 합성 얻을 이벤트 교체 캠??

 

[Guest]

[No message]

 

[fvm]

당신 플립 합성에 수면을 치는 두 가장자리에 민감한 입력을하려고합니다.이건 아니 FPGA를 각각의 하드웨어가 원인이 불가능합니다.당신은 두 가장자리에 민감한 접착제 FF로와 논리의 조합을 이용하여 문학의 몇 가지 해결 방법을 찾을거야.
represent a JK Flip-Flop.

이 근본적인 문제는 제외하고, 당신의 행동 설명에서 조앤 플립플롭을 대표하지
않습니다.그것은 달리 하나의 클럭 입력 및 추가 일본 / 케이 입력을해야합니다.명확한 설명을위한 텍스트 책을 참조하십시오.

 

[ljxpjpjljx]

게다가, 지금은 자일링스 플립플롭의 종류를 제공합니다, 당신은 그것을 사용할 수있습니다!

 

[sravanti]

그래서 우리는 플립 플롭 한쪽 가장자리에 민감한 합성 입력할 수 .......? 실제로 우리가 코드를 모두 J 및 K 입력을 ...... 우리가 뭘해야 다음 상승 에지에 민감하게 반응해야 유발되는 겁니까?