이 단계 OTA 설계에 문제가있을 수 있습니다.

[vhdl00]

나는 디자인을하려 두 단계 OTA, 두 번째 단계는 입력 공통 소스 NMOS와 pmos 전류 소스 부하를 사용했습니다. 일단 크기 구경에게 pmos를 해결했습니다. ? 내가 견고한 디자인을 생각하지 않는 - 입력 장치 NMOS는 크기가 매우 sensive, 난 크기의 약간의 편차는 선형 영역에 NMOS 운전을 의미합니다. 어떤 제안?

 

[hoonsk]

당신이 오프셋을 분, 오픈 루프 상태로 작업하는 경우 입력 NMOS는 PMOS 입력 쌍을 가지고 가정, 전류 밀도에 따라 이전 단계 NMOS 전류 미러 (승 / 패)와 함께 조정되어야한다.

 

[vhdl00]

회신에 감사드립니다. 당신 말이 있습니다. 난 그냥 입력 NMOS의 크기 범위는 (포화 지방) 매우 작습니다 말하자면, 10 % -30 %의 편차를 고려 선형 지역에서 아주 가능하다. 다시 한 번 감사드립니다.

 

[hoonsk]

첫째, 의견, 그것은 바이어스 처리됩니다. 둘째, 우리 레이아웃은 이전 단계와 일치하도록 입력 NMOS는 편차가 30 %지만,하지 않을 것이라는 그러한 현재의 거울을 NMOS

 

[vhdl00]

내가 케이던스에서 직류 청소를 매개 변수로 두 번째 단계의 드라이버 NMOS의 너비를 설정, 파라미터 분석을하고 있었는데, 크기에 더 많은 여백 정말 없습니다. 가끔 말은, 크기는 앉았 지역의 장치 확인하기 위해 정확해야한다. 난 그게 문제가 프로세스 변형을 고려 일으킬 수 있다고 걱정하고하는 이유입니다. 나는 ami06, 최소 길이를 사용했습니다. 감사

 

[allan_guo]

그냥 pmos (2stage) / pmos의 비율을 설정 (1stage) = NMOS (2stage) / 2 * NMOS (1stage)가 work.I는 범위가 거의 레일 - 투 - 레일있을 수 있습니다 그것을 생각할 수 있습니다.