이미 합성된 파일을 컴파일

[sudheerprasad]

안녕 모두, 나는 FIR 필터를 설계 및 1.8V 라이브러리로 합성 있는데, 1.2v에서 합성 파일 (그래서 세포가 변화 습관, 그리고 지역에 변경이있을 못하 것을) 컴파일을 다시하고 싶지,하지만 지연 및 전원 값 변경합니다. set_dont_touch가 하는건 내 전체 디자인이 무시됩니다 상단 모듈의 동일하고 set_dont_touch 싶지 여기서 작동하지 않습니다 내 목표를 달성하기 위해 어떤 방법이 있습니까?

 

[shelby]

당신이 세포를 변경하지 않는 경우, 당신은 왜 resynthesize해야합니까?

 

[sudheerprasad]

제가 세포를 변경하지 않고 1.2v에서 resynthesize하려면, 즉 면적은 그대로 유지하지만, 전력 및 지연 값은 1.2v 라이브러리를 사용하여 계산됩니다

 

[shelby]

그냥 1.2v (그리고하지 resynthesize)에 다시 시간이 이미 합성된 네트리스트하려는 것 같습니다. 그냥 verilog 및 SDC 및 report_timing / report_power, 새 라이브러리에서로드