이런 verilog 양방향 포트를 코딩에 도움이 필요합니다.

[GoldServe]

안녕 얘들아, 난 몇 verilog 코딩의 도움이 필요합니다. 나는 아래의 논리 추적이 무엇 득 될게 상태 기계를 작성하려합니다. USB 데이터 버스는 양방향 포트 USB 신호는 칩에 명령 신호가있다는거다. WR # 및 FRD는 # 칩 JTAG 신호에 스트로브 읽기 및 쓰기 아르하면 표준 JTAG 밖으로 신호 및 추적 보면 TDO (IO35)는 칩에이다, 당신이 시간 t 3.2355 시간은 FRD가 #가는 것을 볼 수 있습니다 낮은 양방향 포트 변경 방향 바로 데이터가 데이터 버스에 출력됩니다. 이런식으로 코딩에 도움이 도움이 될 것입니다!

 

[avimit]

안녕하세요 1. 시간 t 3.2355 인사에서 FRD는 2 변화의 WR를 변경하지 않습니다. 나는 Databus 디자인 때문에 데이터 (?) 단방향 버스보다는 양방향 버스를 세 것 같은데 어디에 어떤 방향 변화의 징후를 볼 수 없습니다. 당신이 저에게 명확한 설명을 줄 수있다면, 내가 도울 수있을 것입니다. 나는 VHDL 또는 verilog에서 이중 DI 버스 hanlde하기 위해 일종의 간단한 것. KR, AVI http://www.vlsiip.com

 

[GoldServe]

당신은 3.2355, 커서 E에서 신중하게 보면, 사실 FRD 볼 낮은 이동합니다. 무슨 일인지 baffles 것은 FRD가 낮은되면, Databus는 버스가 양방향입니다 infact 때문에 이전 JTAG주기에서 밖으로 이동되었습니다 가치를 얻을 것입니다. 이것은 내가 버스의 트라이 - 스테이트 컨트롤에있는 컨트롤러와 트라이 - 스테이트로 이루어집니다 믿을 리드 단지 FRD는 데이터가 Databus 입고 오면이 낮은갑니다 아무런 지연이 없기 때문에 FRD에 매여. 내 가정이 맞다면 말씀해주세요! 감사합니다!