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rush3k
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[첨부 = CONFIG] 58073 [/ 첨부] [첨부 = CONFIG] 58074 [/ 첨부] 디지털 로직에서 이것을 구현하기 위해 모든 아이디어 또는 제안?
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mister_rf
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이 방법을보십시오 : : 미소를 : 우리가 바꿀 수 두 상황을 가지고 필요하면 다이어그램을 참조하십시오.
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rush3k
Guest
Mister_rf 귀하의 답장을 보내주셔서 감사합니다. DFF와 회로는 우리끼리 늘 ~ 4 펄스 가정? 나는 우리가 펄스의 알 수가 있다고 지적하는 데 실패했다 ... 나는 모두 구현하는 방법을 이해에 관심이 있어요. 저는 SR - 래치와 기술 놀고있다 ... 상승 가장자리에 래치 다음 출력이 ... 높은 유지하지만, 그 조사를 받고 아직 있도록 "높은 상태"로 전환. 더 이상 아이디어가 환영합니다 ... 감사합니다!
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alexan_e
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이것은 당신이 원하는 것을 상세하게 설명해야하는 이유입니다. 이 경우에 거기 명만 펄스와 스케치과 네 개의 시계 기간과 두 번째 펄스가 있고 당신은 그것을 구현하는 방법을 물어 보지, 자연스럽게 당신은 정확하게 그 해답을 가지고. 그래서 질문을 할 때 시간을 가지고 당신이 원하는 쓰기, 아무도 무엇 실제 필요 없네요 수 있습니다. 안부 알렉스
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rush3k
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[인용 = alexan_e; 921654]이 여러분이 원하는 것을 상세하게 설명해야하는 이유입니다. 이 경우에 거기 명만 펄스와 스케치과 네 개의 시계 기간과 두 번째 펄스가 있고 당신은 그것을 구현하는 방법을 물어 보지, 자연스럽게 당신은 정확하게 그 해답을 가지고. 그래서 질문을 할 때 시간을 가지고 당신이 원하는 쓰기, 아무도 무엇 실제 필요 없네요 수 있습니다. 안부 알렉스 [/ 견적] 알겠습니다. 감사합니다.
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mister_rf
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때때로 모든 내용은 중요합니다. : 미소 : 첨부된 예제를 참조하십시오.
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rush3k
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[인용 = mister_rf; 921674] 때로는 모든 세부 사항이 중요합니다. : 미소 : [/ 인용] 네, 좋은 사진과 설명을 그려있다. 제가 표현하려고했던 것은 내가 그림에 표시된 것처럼 출력 펄스의 폭 첫 번째 상승 에지에서 마지막 하강 에지에 스트레칭해야한다는 것입니다. 더 좋은 방법이 제시 못해서 미안해 : / [첨부 = CONFIG] 58097 [/ 첨부]
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mister_rf
Guest
이 설명을 따르도록 연습 회로에 넣어 수 없습니다. 우리는 펄스의 알 수없는 숫자를 사용하는 경우는 막을 수있는 신호를 시간 때, 어떻게 예측할 수있는 거죠?
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FvM
Guest
비슷한 동작과 가능한 cicrcuit가 monoflop을 스트레칭 retrigerable 펄스입니다. 물론, 출력 펄스 시간이 금액으로 마지막 떨어지는 입력 우위를 초과해야합니다. 나는 mister_rf에 의해 설명이 점에서 분명되었습니다 바랍니다. [URL = http://images.elektroda.net/15_1309464787.png]
[/URL]