의 Verilog netlists을 시뮬레이션 아날로그>?

[verimark]

모두 안녕.전 지역이 새로운 오전에 아니라 도구의 CAD 그 익숙한과 디자인 흐름과.수있는 사람은 Spectre하거나 HSPICE에 그냥 포인트 나를 위해 올바른 방향이 필요 뭘로와 케이던스 합성) (Synopsys의와 Verilog의 네트리스트를 시뮬레이트하려면 어떻게 질서?제가 분석을 일시적 필요 수행할 수 있습니다.

Verilog의 네트리스트는 특정있을 라이브러리는 것과 슬리퍼)를 가지고 구성 요소 muxes 같은 이름 (.잘하나요 케이던스에 내가 가진 파일에 공급하기 위해 도서관을?

정말 도움을 주셔서 감사합니다 네.

 

[Guest]

[No message]