>의 IP 코어 보호

[xstal]

안녕 모두,

내가이 일에 것이 빛을 던져주 될 사람에게 매우 감사합니다
주제.어떻게 IP를 어떻게 우리가 보호 VHDL Verilog /?의미, 우리는 포기하고 싶지 않아
고객에게 소스 코드

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />변환이 있고 표준 바이너리 형식으로 수도가 우리가?이인가요
모의 다른 표준과 호환되는 형식으로?어떻게 다른
기업이 알아서?성취가 어떤 무료로 사용할 수 야키
이?해당주고있는 가능한 모든 단서를 내게.

감사와 안부

 

[dunets]

안녕하세요!

자, 이것이 가능하지,)로 보호하여 IP를 (VHDL, Verilog하지만 곧 것입니다 : http://www.eetimes.com/news/design/showArticle.jhtml; jsessionid = BI1VEFINQRYC4QSNDLPSKHSCJUNN2JVN? articleID을 = 193105394

 

[Guest]

안녕하세요, 만약 당신의 고객에게 소스를 HDL를주고 싶지 않아요 당신이 할 코드를 단지 그들에게 제공하지 않습니다.

링크를 클릭하면이 당신 affraid의 비트 스트림에서 누군가가 IP를합니다 디코딩하여 조사를위한 FPGA 디바이스해야 당신이 수, 수, 알테라는이 문제의 노력을 몇 가지 않는하다.

http://www.altera.com/products/devices/stratix2/features/security/st2-security.html

 

[teja321]

얼마나 사실은 자일링스와 알테라의 남자 코어를 보호하는 그들.해당되는 정보가 어떤 거기있어?

 

[Guest]

[No message]

 

[whicun]

컴파일러 당신의 HDL 소스 코드를 EDIF 수있는 너.
EDIF 형식의 파일 EDA 툴의 많은 것에 의해 인식해야됩니다.

 

[the_penetrator]

표준에서 곧 VHDL Accellera 2006 (버전 3.0), 그것은) 댓글 가능성 수 트리플 암호화 (경유에 DES에 - 적어도 내가 통해 메타 표시된 것) 특정 부분 (코드의 소스 -.

the_penetrator