-은 RTL과 행동에 대한"지침

[ankit12345]

난 ............은 RTL과 행동에 대한 지침이 필요
Verilog IN

Verilog 어떤 구조의 RTL에서 허용되지 않을 거죠????
왜???

난 "을 사용할 수 "은 RTL ???????에 추가하기 위해

 

[ARP]

어떤 책을 Verilog 관련보기, 그들은 포크와 민영 RTL에서 사용하지 않는 조인과 같은 몇 가지 행동 Verilog 프로그래밍 말씀해주십시오.

네, 사용할 수있습니다 은 RTL에서
게이트 레벨로 변환, 변환기 도구를 통해 UR 코드를위한 최고의 논리를 사용하는 것입니다
예를 들어, 도구하면 불러 두 개의 비트 숫자에 비트를 추가하려는 간단한 adder를 사용합니다.

 

[subramanyam]

사이트를 통해 이동

http://www.inno-logic.com/education-verilog-synthesis-dft.htmsubbu.

 

[rakesh_aadhimoolam]

안녕
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[elec_student]

안녕,

좋은 코딩 가이드라인
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[aji_vlsi]

ankit12345 썼습니다 :

난 ............은 RTL과 행동에 대한 지침이 필요

Verilog INVerilog 어떤 구조의 RTL에서 허용되지 않을 거죠????

왜???난 "을 사용할 수 "은 RTL ???????에 추가하기 위해

 

[Guest]

[No message]

 

[shiv_emf]

도구를 종지에 의해 제공 linting ..
"할"synthesiable 코드를 확인하기위한 명령입니다 ...
다양한 측면에서 여러 가지 오류가 ..있습니다.. synthesiable 코드를 작성하기위한 좋은 도구

 

[matthew_wang]

행동은 RTL과 다른 디자인보기 코딩입니다.후자의 모듈에 초점을 맞추고, 그것을 내부 세부 사항을 우려하지 않습니다.

 

[amitgvlsijune06]

는 RTL 레벨 :
1.기본적으로 합성
2.레지스터 전송 레벨 설계 파이프 라이닝과 아키텍처의 병렬 처리에 도움을 바탕으로.
3.간단한 용어만을 사용하여 합성 Verilog의 / VHDL 구조

동작 레벨 :
1.모두 합성 수 / nonsynthesizable
2.아니 반드시 등록 트랜잭션을 기반으로
3.시뮬레이션 테스트 벤치 목적을 위해 구체적으로 자체 점검 testbenches 주로 사용됩니다.

 

[darylz]

http://www.cs.ualberta.ca/ ~ amaral/courses/329/labs/VHDL_Guideline.html
http://www.eda.org/rassp/vhdl/guidelines/guidelines.html
http://doi.ieeecomputersociety.org/10.1109/DAC.1996.149

 

[bigrice911]

nLint 당신을 위해 나쁘지 도구입니다.