위반

K

kunal1514

Guest
안녕 모두,

어떤 시체를 말해 줄 수 있어요

1) 무엇 대기 디자인에서 위반 행위가 발생합니다.

2) 어떻게 디자인 효과.

3) 변경을 할 수 있도록하는 디자인 작업이 필요합니다.

 
동기 설계를 빨리감기 장치를 사용합니다.한 빨리감기 장치는 데이터를 필요로 유효한
전에 및 클럭 에지 상승했다.시간이되기 전에 가장자리
설치 시간이라고합니다
그리고 가장자리 후 전화를 한 번 개최합니다.반면 전 극복할
수있습니다빠른 장치, 온도 또는 전원 공급을 제한함으로써 후자 수없습니다.
FPGA 디바이스에서 사용하는 시계는 항상 핀 전용.일부의 FPGA 디바이스는 허용
입력 패드에 지연 시간이 요구 사항을 개최 삽입을 없앱니다.
그것의 FPGA 벤더 이내 출력을 최소 24 시간을 지정하지 않아도됩니다
나가는 빨리감기 장치의 지연.따라서 귀하의 디자인하는 FPGA에 의해 구동된다
그리고 당신이 긍정적인 (> 0)가 필요한 시간에 문제가 얼굴을 수도있다.

상세 정보, VHDL 및 Verilog 코드뿐만 아니라, 시뮬레이션 유틸리티에서 찾을 수있습니다
http://bknpk.no-ip.biz/

 
안녕하세요 친구,

1) 무엇 대기 디자인에서 위반 행위가 발생합니다.
단순히 데이터를 몇 시간 동안 개최해야한다 ()는 시계의 가장자리 후 시간이있다.그래서, 개최 시간과 데이터가 변경 사항을 위반하는 경우가 발생할 수있습니다.클럭 트리 건물하면서 일반, 개최 시간에 작업을하는 동안 백엔드 PNR ()에서 해결될 것입니다.만약 우라 프론트 엔드 디자이너 개최보다는 위반 설치 시간을 위반 담합에 집중해야합니다.

2) 어떻게 디자인 효과.
만약 그것이 주파수를 줄임으로써 해결할 수있는 칩을 일부 설정을 위반하여 이루어집니다.
개최 achip 위반하는 경우, 그냥 칩 DUMP 이루어집니다.이것은 하루의 마지막에 어떻게 영향이다.vilations 잡아 고정해야합니다.

3) 변경을 할 수 있도록하는 디자인 작업이 필요합니다.
노선과 같은 방법이 없다는 PNR 도구 타이밍 위반이 발생할 것입 세포가 배치됩니다.아직 얼굴을 잡는 경우 유 위반, 유 manully
그것을 해결하기 위해 작업을 진행할 수있습니다.수동으로
잡아 위반하거나, 최악의 경우를 피하기 위해 세포 장소, 유 데이터에서 개최 위반을 피하기 위해 (하지만 반드시 설치 타이밍에 영향을 안 일부 버퍼를 유지할 수있습니다.)

희망이 귀하의 질문에 답했다.

감사 & 감사합니다,
선일 Budumuru.

 
안녕 sunilbudumuru,
개최 achip 위반하는 경우, 그냥 칩 DUMP 끝났다 "고 말했다."
설치 위반 위반을 이유로 개최 빈도를 줄일 수 없다?
당신이 그것을 명확하게 설명할 수 있을까?
thans.

 
개최 시간이 있기 때문에, 그래서 당신은 주파수가 감소하는 경우 설치 시간과 어떤 releationship있다, 그것은 개최 시간 위반이 더 나쁘게 만들 것이다!

 
개최 achip 위반하는 경우, 그냥 칩 DUMP 이루어집니다> 당신을
것 "이라고 말했다."
> 왜 설치 위반으로 잡아 위반 정착 빈도를 줄일 수 없다?
> 당신은 그것을 설명할 수있을 것 명확?

수식 설치 시간에
대한Tclk> Tclktoq Tlogic Tsetup Tskew Tjitter

수식을위한 시간을 기다려
Tclktoq Tlogic - Tskew> Thold

그 시간 방정식 참고 기다려 CLK 주파수 (즉 시간 기간 Tclk)의 독립이다

위의 것들을 메모하는 열쇠 방정식
가) 실리콘을 다시 한 번 오면, 문제가있을 경우 설치 시간 유, 유 수
시계 기간 (Tclk) 증가한 반면 유 개최하는 경우가
그것을 해결하기 위해
시간이 문제는 좀 더 심각한 문제 및 u가 필요합니다 새
금속 수정 테이프.(하지만 유 여전히 현재 칩은 낮은 공급 전압을 사용하여 테스트할 수있습니다
또는 높은 온도 또는 SS 친위대 모서리 부분은 감소 개최 시간 위반)

 
안녕하세요 친구,

Pls.위반 SETUP을보다 위험하다는 메모가 대기한다.그것을 간단한 방법을 유지하려면, 설치시기는 수술의 빈도에 따라 달라집니다.그러나 시간이 대기하지 않습니다.우리가 여기 방정식 보자.

작업의 T는 = 주파수 () 변수가 될 수있습니다
TCQ = Flop 시계 (고정 / 상수) 출력 지연 다이빙
Tcomb = 딜레이 () 변수가 될 수있는 Flops 간의 논리 combinational 외경
패배자죠의 Tsetup = 설치 시간 (고정 / 상수)
Thold (고정
/ 상수) 패배자죠의 시간을 잡아 =
두 개의 인접한 Tskew = 지연 퍼 가장자리 사이의 클럭 (시계 경로) () 변수가 될 수있는 제안 지연

SETUP을, 들어
T는> = TCQ Tcomb Tsetup - Tskew

경우 설치 시간이 ur 위의 규칙을 위반하는 것을 의미합니다.방정식이되는 몇 가지 방법
즉,T는 <TCQ Tcomb Tsetup - Tskew

지금 우리 이가지 경우를 생각해 봅시다.

Case1 : 디자인 개발 과정 자체는 단계다.

이제, 세 가지 변수 (T는 Tcomb, Tskew있다.) 설치를 위반하지 않도록합니다.
T는 : 빈도를 줄이기 등 유 saticify T는> = TCQ Tcomb Tsetup - Tskew.하지만 유 그것이 올바른 해결책이라고 생각합니다.분명, 아니에요.왜냐하면 우리가 바로 설치 위반을 피하기 위해 다른 옵션이있다.
Tcomb : 당신이 만약 지연 combinational 위반 경로의 Flops
() 이런식으로는 T <TCQ Tcomb Tsetup - T는 Tskew이 될 것이다> = TCQ 사이 줄일 Tcomb Tsetup - Tskew.그럼, SETUP을 위반 피할 수있다.지연을 줄일 방법 combinational 유합니까???기능은 효과없이는 다른 논리 구조를보십시오.또는 논리 내에서 더 팬아웃은 그물을 줄이기 위해 노력합니다.아니면 upsize 또는 세포를 줄여야합니다.만약 그게 잘 일했다.
Tskew : 만약 유 the 스큐 증가, 유 <TCQ Tcomb Tsetup - Tskew에 T는> = TCQ Tcomb Tsetup - Tskew
T는 변경할 수있습니다.어떻게 Tskew 증가?그냥 시계를 경로에 버퍼를 유지.하지만,
그다지 효과가 타이밍을 잡고 있는지 확인하십시오.

Case2 : 후 칩을 제조하고 손을입니다.

이 경우, 하나 Tcomb 및 Tskew 액세스할 수없습니다.가 처리할 수있는 유일한 변수 T.입니다
그럼, 그냥 주파수 (T)를 줄이고 그 위반 방정식, T는 <TCQ Tcomb Tsetup - 위반 Tskew 무료 방정식 T는> = TCQ Tcomb Tsetup -
같은 Tskew된다.

유 a 제조 칩에 설치하는
경우 위반 사항이없는 한, 유 그것은 주파수를 줄임으로써 작업을 할 수있습니다.

들어, 대기
Thold Tskew <= TCQ Tcomb

경우 설치 시간이 ur 위의 규칙을 위반하는 것을 의미합니다.방정식이되는 몇 가지 방법
즉,Thold Tskew> TCQ ur Tcomb와 목표를 확인하는 것입니다 Thold Tskew <= TCQ Tcomb

지금 우리 이가지 경우를 생각해 봅시다.

Case1 : 디자인 개발 과정 자체는 단계다.

버텨내 위반을 피하기 위해 손을 (Tcomb, Tskew)에 두개의 변수가있다.
Tcomb : 데이터 경로에있는 버퍼를 추가하여 Tcomb을 늘리십시오.따라서 유 Thold에 Thold에서 상황 Tskew> TCQ Tcomb을 변경할 수있습니다 Tskew <= TCQ Tcomb.당신 combinational 경로의 지연 증가하고있습니다하지만, 이것은 설치 시간을 효과가있습니다.그래서 이것이 완벽한 해결책은 항상되지 않을 수있습니다.

Tskew : 그렇게 Thold에 착륙 Tskew 스큐 클럭 절감 <= TCQ Tcomb., 최고의 솔루션을 PNR 기술자의 도움을 인수하는 클럭 skew를 줄이기 위해.

Case2 : 후 칩을 제조하고 손을입니다.

그 ?????!!!!!! 제조 후 개최 위반 해결됩니다 어떤 변수가 나타 납니까그럴 권리가있다.그래서, 덤프는 시간이 칩은 오작동으로 우리는 고객에게 칩을 제공할 dont.

그래서 위반 becareful하라.

참고 : 하나 그 방정식 유 종이 경우에 이러한 시나리오를 놓고 타이밍 다이어그램을 개발할 수있습니다.

희망을 제대로 설명했습니다.

안부,
선일 Budumuru.올린날짜 46분 후 :안녕 koggestone,

그것은 좋은 정보를 제공합니다.우리가 더 많은 정보를 전해주 시겠어요

하는 "u 새로운 금속 수정 테이프가 필요합니다. (하지만 여전히 유)"현재의 칩은
낮은 공급 전압, 또는 높은 온도
또는 SS 친위대 모서리 부분은 감소 개최 시간 위반 사용을 테스트할 수있습니다

그것은 우리가이 주제에 대한 자세한 정보를 얻을 수있습니다.

미리 감사드립니다.

안부,
선일 Budumuru.

 
> 안녕하세요 koggestone,
> 참 좋은 정보입니다.우리가 더 많은 정보를 전해주 시겠어요
>하는 "u 새로운 금속 수정 테이프가 필요합니다. (하지만 유는 여전히 현재의 칩 사용을
테스트할 수있습니다> 저가 공급 전압, 또는 높은 온도 또는 SS 친위대 모서리 부분은 감소 개최 시간> 위반) "

유 시간 위반 때 잡아 가지고, 무슨 의미, 유 dont 칩 던지진하고 고정 칩을 위해 3 개월 동안 돌아올 때까지 기다리는 것이 필요합니다.에있는 반면, 전압 및 온도와 놀고, 유 칩에 다른 기능을 테스트 할 수있습니다.이후 정상적으로 시뮬레이션 시간을 잡아 "빨리감기 구석, 높은 전압, 개최 시간에 대한 비관적인 전망을 내놓고있는 경우 낮은 온도", 전압을 감소시킴으로써, 높은 온도를 사용, 그리고 친위대 구석 칩, 우리가 충분히 운이 수있는 부분을 찾아야 할 수있습니다 그 다음에 테이프 전에 벌레를 잡기 위해 다른 어떤 다른 기능을 테스트하기 위해 노력합니다.

 
특히 위의 sunilbudumuru 고마워마다 하나, 그리고 귀하의 설명은 매우, 정말
나를 위해 좋은
건 분명합니다!
그리고 지금, 나는.
간단히 말해, CLK 가장자리 때,이
D에 dff (입력) 이전에 비해 시간을 변경해서는 안 끝을 잡아 넣어하려면 신호가 도착했다.즉, 이전 수준 빨리감기에서 새로운 신호가
D 포트에서 개최 시간이 끝나기 전에 도착해서는 안됩니다.
그래서 거기에 필요합니다 :
TCQ Tcomb> = Thold Tskew., so the hold time have no relationship with clk freqency .

이 제약 같은 CLK 가장자리에 두 개의 인접한 빨리감기에 대한 것이므로,
보류 시간 CLK freqency와 아무 관계가있다.
다시 한번 감사드립니다.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />
 
안녕 koggestone,

귀중한 정보를 주셔서 감사합니다.
그래서 그 개최 침해를 해결하기 위해 노력할 것입니다 일부 다른 불확실 절차를 돕고있다.

그건 그렇고, 진정한 의미에서 덤프 나초칩 가져가지 마라.아무도 덤프 칩 퍼팅 후 거기에 돈을 많이 준비가되어있습니다.물론, 테스트 칩 및 MPWs
될 것입니다, 그것은 중요한 문제가 해결될 것입니다처럼 교정본 거즈.

내가 할이다 하이라이트로 쉽게 잡아 위반하지 싶은했다.그들은 상황을 악화시킬 수있습니다.<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />안부,
선일 Budumuru올린날짜 19 분 후 :안녕 cnlionking,

유 연구, 올바른
두 개의 인접한 FFs를 확인 잡아 같은 CLK 가장자리에, 그리고 사진에 들어오는 주파수됩니다.
하지만 설치 확인 지연 정도는 데이터의 데이터 경로에서 발사한 첫 빨리감기 작은 verifiy 다음 빨리감기 한 클럭 사이클 시간에 도달합니다.그리고 여기는 클럭 사이클 (주파수) 사진으로 온다.

그것은 당신이있어 반가운 소리는 우리의 논의에서이 필요합니다.

 
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