-"왜 빌 게이츠보다 낸드 노어로 간주됩니다

S

santuvlsi

Guest
하이 온몸,

낸드 게이츠 빌 게이츠는 또한보다 선호됩니다

낸드 게이트 NMOS 일련의 연결된 becos.

이게 무슨 배후 논리입니까?

Santu

 
구멍의 이동성은 전자에 비해 덜합니다.Inorder 게이트의 상승 및 하강 시간을 일반적으로 높은 만든 PMOS xtor의 너비가 평등.그래서 그것의 저항을 적게 될 것 같다 상승 및 하강 시간을 얻을 수있습니다.

PMOS xtors 병렬에서 이미 그 효과적인 저항을 감소로 연결되어있습니다 낸드 게이츠.그래서 지금 한 번 PMOS의 너비에서 아래와 같은 상승 및 하강 얻을 수있습니다.Inaddition 또한 셀 높이를 줄일 수있습니다.

 
친애하는 V_pratap,

U 만약 PMOS를 병렬 연결하는 경우, 그 말의 뜻은 자신의

저항 그래서 그들은 빠른 속도를 얻을 수있습니다 감소하는 경우 자신의

너비 2 ~ 3 배 Nmos보다 큰 비록 Nmos 시리즈에 연결된 경우

이후 대부분의 전자 수있습니다 reistance 높은 있지만, 속도를 얻을 수있습니다.

하지만 노어 게이트 우리가 할 수없는 똑같은 PMOS 이후 일련의 저항에 더 많은

심지어 우리가 우리의 속도 향상을 얻을 수있는 폭.

커패시턴스는 어때?

Santu

 
기본적으로 두 가지 capacitances 스위칭 동안 ....때문에 각 이미 다른 사건의 한 사건 하나 MOS 두 평행 MOS 것입니다 ....너무 높은 커패시턴스 스위칭의 경우 병렬로 2 개의 MOS가 될 것입니다 ....

 
디지털 회로의 대부분도 마찬가와 비교가 낸드 플래시의 빠른 데이터 샘플링을위한 낮은 높이의 전환 사용

 
santuvlsi 썼습니다 :

하이 온몸,낸드 게이츠 빌 게이츠는 또한보다 선호됩니다낸드 게이트 NMOS 일련의 연결된 becos.이게 무슨 배후 논리입니까?Santu
 
낸드 게이트가 더 크기 때문에 노어 게이트를보다 선호됩니다.

반면 노어 다른 방법은 주위 낸드 시리즈 및 병렬 NMOS PMOS에서입니다.
마찬가지로 사람들이 이미 언급한는 전자보다 적은 구멍의 이동성이다.따라서, 같은 지연 (현재 능력)을 달성, PMOS NMOS (0.18um 기술)보다 약 3 배해야합니다.

만약 당신이 어떤 디지털 IC 물론 촬영하기 전에, 저는 잘 모르지만, 본질적으로하면 트랜지스터는 시리즈의 모든 트랜지스터 사이징 할 좀 더 크기 있어야합니다 (일련의 트랜지스터의 숫자)에 따라 다릅니다.따라서, 우리는 일련의 PMOS 트랜지스터를 피하려는 (왜냐하면 그들은 동일) 지연에 일련의 NMOS에 비해 더 많은 공간.

그 이유는 낸드 노어보다 더 나은 선택입니다.올린날짜 43 초 후 :pichuang 썼습니다 :

낸드 게이트가 더 크기 때문에 노어 게이트를보다 선호됩니다.반면 노어 다른 방법은 주위 낸드 시리즈 및 병렬 NMOS PMOS에서입니다.

마찬가지로 사람들이 이미 언급한는 전자보다 적은 구멍의 이동성이다.
따라서, 같은 지연 (현재 능력)을 달성, 약 3 배 PMOS NMOS (0.18um 기술)보다 더 큰해야합니다.만약 당신이 어떤 디지털 IC 물론 촬영하기 전에, 저는 잘 모르지만, 본질적으로하면 트랜지스터는 시리즈의 모든 트랜지스터 사이징 할 좀 더 크기 있어야합니다 (일련의 트랜지스터의 숫자)에 따라 다릅니다.
따라서, 우리는 일련의 PMOS 트랜지스터를 피하려는 (왜냐하면 그들은 동일) 지연에 일련의 NMOS에 비해 더 많은 공간.그 이유는 낸드 노어보다 더 나은 선택입니다.
 
sekapr 썼습니다 :

디지털 회로의 대부분도 마찬가와 비교가 낸드 플래시의 빠른 데이터 샘플링을위한 낮은 높이의 전환 사용
 
그것은 왜 문제를 발굴 회로 0을 사용 - "1 또는 너무 .... 단지 분석을 목적으로 사용하는 디자이너를 .... 기본적으로 부하 커패시턴스의 여러 경로를 ... dischargin의 CMOS의 반응에 의해 수행됩니다없습니다 회로를 얼마나 빨리 좋은 통해 UR에 어떤 0에서만 일어나는 부하 용량 - 단일 경로 .... 출력 경로를 .... 공급을 통해 "1 전환을 청구할 수에 따라 달라집니다

 
안녕 모두,

기본적으로 두 가지 capacitances 스위칭 동안 ....각 이유에 대한

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="아이디어" border="0" />거기에 두 개의 병렬 MOS 한 사건 하나 MOS에서 다른 사건에있을 것입니다 ....그렇기 때문에

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="아이디어" border="0" />병렬 커패시턴스 스위칭의 경우에는 두 개의 MOS 높은 것입니다 ....

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="아이디어" border="0" />고맙습니다 .....

 
PMOS 들어 낸드 노어 병렬 PMOS의 경우 시리얼에 반해있습니다.U 마찬가지로 구멍의 이동성을 알아 전자의 이동성, 시간이 활성 상태로 전환하려면 채도 상태에서 촬영보다 높은 수준이다.리버스 조건과 동일합니다.

그래서 지연 반면 노어 한 상태에서 다른 상태로 너무 노어 이상의 낸드 플래시를 사용하여 선호로 전환하고있다

 
안녕하세요 Santu,

낸드 빌 게이츠 빌 게이츠는 또한 더 이상의, CMOS 기술의 유일한 희망입니다.

둘 다 저항 및 커패시턴스 효과 지연이 선택하는 낸드 플래시는 NOR 게이트에 비해 이유

 
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