왜곡

[designer_ec]

안녕,
만약 디자인 좋은시기, 즉 디자인 설정을 충족하고 고정하는 데,하지만 왜곡으로 왜곡마다 디자인을 위해 문제가 limit.Is 회의 아닌 가요?또는 우리가 왜곡 왜곡 한도를 충족시키지 also.If contrain 만나고, 무슨 문제가있을 것입니다 필요합니다.

 

[Guest]

[No message]

 

[hfooo1]

내가 생각하는 데 아무런 문제가 thereis
하지만 U 왜곡 VIOS 분석할 수있습니다

 

[MarcS]

아무 문제가있습니다.크기 조절 최종 즉, 그 자체가 아니라 종말이다.당신의 모든 설정 및 대기 시간 괜찮으세요, 그럼 다 괜찮 아요.

즉, 왜냐하면 그 사람들은 회로의 이상의 유사 콘텐츠에 대해 강력하게 믿고 많은 레이아웃을 지정 왜곡 팀 목표 달성에 대한 주장했다.

 

[ushisna]

설정이 내가 느끼는 시간이 매개 변수를 보류를 설정하고 거기서 멈춰 time.Youe 잡아 아무 위반이며 이는 왜곡 가치가 있듯이 시간이 요구 사항을 설정했다 also.Skew 왜곡의 가치 변화에 영향을 미칠 것입니다 종속성이 필요하지 어떤 문제를 불러 일으킨다.
하지만 marginality 왜곡의 계정에 주의할 필요가, 난 그렇게 느껴.

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="중립" border="0" />

 

[apallix]

크기 조절 ABSOLUTELY 중요합니다.당신 털썩에서 50ps의 개최 여백 - 플롭 경로와 왜곡이 "50ps, 다음 회로를 확실히 어떤 주파수에서 실패할 것이라고하자.올린날짜 2 분 후 :내 위의 예제에서, 내가 잡아 여백이 경우 일반적으로 이상적인 클럭 네트워크를 가정하고 측정하는 가정입니다.

 

[MarcS]

Apallix, 당신은 신중하게 designer_ec의 원래 질문을 읽어야합니다.그는 회로의 타이밍이 작품의 모든 설정 및 대기 시간을 충족 상태.

당신은 세계적인 왜곡과 혼동 지역의 왜곡이며, 또한 실제 왜곡과 왜곡 한도를 혼동합니다.

저희에게 알려주십시오, 당신 예를 들면, 당신이 50ps의 마진을 왜곡하여 회로를 설계했다.이것은 모든 플롭 - 투 - 플롭 지연 회의시기 (느슨하게 = 0)의 가장자리에 중요한 의미는 아니다.많은 많은 최저점은 많은 긍정적인 이완의이 - 투 - 플롭 지연, 그래서 그들은 로컬 (인접 최저점의 많은 참을 수) 왜곡과 계속 작동합니다.

제로 느슨하게하고있다 당신이 하나의 플립플롭에서 다음 50ps 미만을 왜곡하려는 그것은 일반적으로 단지 중요한 경로, 그리고 거기서하지만 글로벌 왜곡 훨씬 더 큰하실 수있습니다.

글로벌 왜곡 시계의 모든 최저점에서 최신의 도착 시간을 초기의 차이점 -하더라도 그들 사이에가는 신호가 없다는 조치를!

그래서 당신은 쉽게 당신의 글로벌 왜곡 한도를 위반 아직도 완벽하게 잘 작동 회로있습니다.잘 생각해보세요.

 

[apallix]

안녕하세요 MarcS, 난 당신과 함께 지역의 왜곡 및 글로벌 왜곡 reg 동의합니다.하지만, 질문이 하나있다, STA를 할 때 잡아 설정 마진 조치를 클럭 스큐 포함 되나요?사용자 회로 디자이너로서의 내 경험 STA를 모든 시계가 설치되면 조치 및 여백을 개최하고 왜곡 왜곡 아무 이상적인 것으로 가정합니다 (로컬 또는 글로벌) 별도의 유동에 의해 계산되며 그 한계를 만날 예정이다.

 

[jarodz]

안녕하세요 apallix,
STA를 분석 도구는 것이다 클럭 지연 (사실 시계 머릿단)를 사용할 때 "set_propagated_clock"post_CTS 단계 (전체보기).

감사합니다,
재로드

 

[MarcS]

안녕하세요 apallix :

STA를 클럭 네트워크 (= 전파 시계)가 삽입되었습니다 (= 이상적인 클럭) 또는 클럭 네트워크가 만들어진 후에되었습니다하기 전에 실행할 수있습니다.

이상적 모드에서는, 당신은 그 시계를 사방 0 왜곡과 도착 생각이지만, 정확한 위치 SDC 제약 클럭 왜곡에 대한 여백 시계 불확실성이라는 빌드 않습니다.그래서 시간이 신호를 사용할 수있는 금액을 발사 FF로부터 캡처 FF로 이동합니다 = Clk_period입니다 - 설치 시간 - clk_uncertainty.

전파 모드에서는, 그러나, 모든 FF로 모든 시계가 도착 시간을 정확히 계산 될 수없고 가정 왜곡에 대해 만들어집니다.타이밍이 방정식의 설치 ()에 대한됩니다 :

Clk_period "= Datapath_delay 설치 Capture_clock_insertion_delay - Launch_clock_insertion_delay

공지 사항이없습니다 추정하는 방법이나 한계는 여기에 - 모든 지연을 정확히 계산할 수있습니다.만약 방정식 (및 개최에 대한 유사 하나) 그시기, 어떤 왜곡이 아무리 작품에 만족합니다.