오류 : Xst : 899 FF로 또는 물고 .. Verilog 코드를 합성 온도

[user_asic]

시도 :
시작
(CLR을 포함)에 "= 0;
그 밖의

시작

[out 0] "= INP [576]
.
.
.
out [1023 "= INP [90]

끝

끝

 

[jameela]

회신을 통해 UR 날 도와준
이제 내 코드는하지만 약간 변경되면 또 다른 오류가 발생합니다

: HDLCompilers : 217 정수 '10101010101010101010101010101010 '일정이 너무 커서 32 비트의 표현

나 또한 그것을 제거하는 데 도움이모듈 inter1 (OUT1, ins1, INP, inclk, CLR은, outclk);
입력 inclk, CLR은, ins1, outclk;
출력 INP, OUT1;

/ / 선 [31:0] S1은;
[31:0] S2를 reg;
정수 S1은;

reg 기능;

[1023:0] 아웃, OUT1 reg;
] INP [1024:1 reg;매개 변수 = 1, b = 3 *는 C = b - 1;
초기
S1은 "= (10101010101010101010101010101010);
항상 (posedge outclk) @
시작
(ins1 == 0) S2는 "= ~ 에스원; 경우
다른 S2는 "= S1은;
끝

항상 (posedge inclk) @
시작
만약 (CLR은) INP "= 0;
그 밖의
시작
INP [1024:2] "= INP [1023:1];
INP [1] "= S2를;
끝
# 32;

끝

 

[user_asic]

32 비트 reg로 누른 다음 변경 S1은 선언합니다 :
S1은 "= (10101010101010101010101010101010);
에게 :
S1은 "= 32'b10101010101010101010101010101010;

Theres 아무 연결하여 사용해야합니다 () 사용자는 32 비트 숫자

 

[Guest]

[No message]

 

[jameela]

[No message]