오류 : HDLCompilers : 217 Verilog 코드를 합성

R

RBB

Guest
S1은 선언 어디입니까?
IT 및 주석되어야 같습니다 :
[31:0] S1은 reg;

그리고 그것은 아마도되어야합니다 :
S1은 "= 32'b10101010101010101010101010101010;

 

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