오류를 해결하시기 바랍니다 내게 도움 - 행동 simlation을 ise9.1

[kalpana.aravind]

안녕 모두,

나는 그것에 ISE8 오전 사용 ISE 9.1i 자습서를 수행하고 노력을 webpack 무료입니다.
다음과 같은 오류가 발생하는 동안 점점 행동 시뮬레이션을.
내가 시뮬레이터를 사용하여 자일링스 이세 오전하시기 바랍니다 withthis을 시도하는 경우 전에 누군가가 이것 좀 도와 해결하는 날.

오류 : HDLParsers : 3482 - 도서관에서 어떤 작업을 / 스톱워치 모듈 Verilog ten_cnt을하지 못했습니다 단위 해결 인스턴스
오류 : 시뮬레이터 : 198 - stopwatch_tb 모듈에 대한 의존성을 처리하지 못했습니다 때

모든 제안 환영합니다.
감사

 

[sheik_vb]

안녕하세요,

수 코드를 메일 소스.

 

[kalpana.aravind]

안녕하세요,

파일을 첨부할 수 없습니다로서 내가 여기서 코드를 stopwatch.v를 가지고 복사됩니다.
내 경우에는하시기 바랍니다 강조를 앞서 언급 내가 simulaion 오류로 u는 대한 발견이 수정 사항을 어떤.////////////////////////////////////////////////// //////////////////////////////
/ / 회사명 : 자일링스
/ /
/ / 날짜 작성 : 10시 5분 26초 01/31/05
/ / 디자인 이름 : 스톱워치
/ / 모듈 이름 : 스톱워치
/ / 프로젝트 이름 : 이세의 심도 자습서
/ / 목표 장치 : xc3s200 - 4ft256
/ / 도구 버전 : ISE 7.1i
/ / 설명 :
/ /
/ / 종속성 :
/ /
/ / 수정 :
/ / 수정 0.01 - 파일 생성됨
/ / 추가 의견 :
/ /
////////////////////////////////////////////////// //////////////////////////////
모듈 스톱워치 (STRTSTOP, 재설정, CLK, SEG_A, SEG_B, SEG_C, SEG_D, SEG_E,
SEG_F, SEG_G, SEG_DP을);
입력 STRTSTOP;
입력 재설정;
입력 CLK;
출력 SEG_A;
출력 SEG_B;
출력 SEG_C;
출력 SEG_D;
출력 SEG_E;
출력 SEG_F;
출력 SEG_G;
출력 SEG_DP;
출력 * [3시]을 / * 합성 xc_loc = "E14, F14, g14, d14"/;
/ / 견본 속성 LOC E13, F14, g14, d14
/ / 속성에서 Pragma LOC E13, F14, g14, d14
/ / 합성은 "d14 g14 속성 F14 LOC를 중은"E13

와이어 minutesout [6시]에 hundredthsout을 tenthsout, onesout, tensout,;
와이어 [3시] hex2led_int1, hex2led_int2, hex2led_int3, hex2led_int4, hex2led_int5;
와이어 clk_262144k은 clk_int, clk_100, clk_en_int, rst_int, 잠긴, strtstop_debounced;
와이어 time_cnt_ce, ten_cnt_ce, ten_cnt_thresh1, ten_cnt_thresh2;

ten_cnt_thresh1 할당 ten_cnt_ce을 = clk_en_int &;
= time_cnt_ce을 할당 ten_cnt_thresh2 & ten_cnt_ce;

/ / 여기에 모듈 인스턴스에 대한 ten_cnt Coregen 장소
(ten_cnt ten_cnt1
. CLK (clk_100)
. CE 마크 (clk_en_int)
. ainit (rst_int)
. thresh0 (ten_cnt_thresh1)
. 질문 (hex2led_int1)); / / 버스 [3 : 0]

(ten_cnt ten_cnt2
. CLK (clk_100)
. CE 마크 (clk_en_int)
. ainit (rst_int)
. thresh0 (ten_cnt_thresh2)
. 질문 (hex2led_int2)); / / 버스 [3 : 0]/ / 삽입 DCM1 인스턴스는 여기에
dcm1 instance_name은 (
. CLKIN_IN (CLK)
. RST_IN (리셋),
. CLKFX_OUT (clk_262144k)
. CLKIN_IBUFG_OUT (),
. CLK0_OUT (clk_int)
. LOCKED_OUT (고정)
);

(hex2led HEX2LED_1
. 16 진수 (hex2led_int1)
.) LED가 (hundredthsout);

hex2led HEX2LED_2 (
. 16 진수 (hex2led_int2)
.) LED가 (tenthsout);

(hex2led HEX2LED_3
. 16 진수 (hex2led_int3)
.) LED가 (onesout);

hex2led HEX2LED_4 (
. 16 진수 (hex2led_int4)
.) LED가 (tensout);

hex2led HEX2LED_5 (
. 16 진수 (hex2led_int5)
.) LED가 (minutesout);

debounce DEBOUNCE_1 (
. SIG_IN (STRTSTOP)
. CLK (clk_100)
. SIG_OUT ()는 strtstop_debounced);

(time_cnt TIMECNT_1
. CLK (clk_100)
. CE 마크 (time_cnt_ce)
. CLR은 (rst_int)
. SEC_LSB (hex2led_int3)
. SEC_MSB (hex2led_int4)
. 분 (hex2led_int5));

statmach STATEMACH_1 (
. CLK (clk_100)
. 리셋 (리셋),
. DCM_lock (고정)
. strtstop (strtstop_debounced)
. clken (clk_en_int)
. 서 (rst_int));

led_control LEDCONTROL_1 (
. CLK (clk_int)
. HUNDREDTHS ((hundredthsout, 1'b1)),
. 에바 ((tenthsout, 1'b1)),
. 자식 ((onesout, 1'b0)),
. 수만 ((tensout, 1'b1)),
. 분 ((minutesout, 1'b0)),
. (),
. SEVEN_SEG ((SEG_G, SEG_F, SEG_E, SEG_D, SEG_C, SEG_B, SEG_A, SEG_DP)));

clk_div_262k CLKDIV262K_1 (
. CLK (clk_262144k)
. DIV_262144 (clk_100));

endmodule1ns / 1ps ------------------` timescale

////////////////////////////////////////////////// //////////////////////////////
/ / 회사명 : 자일링스
/ / 엔지니어 : Premduth Vidyanandan
/ /
/ / 날짜 작성 : 15시 45분 44초 2005년 2월 5일
/ / 디자인 이름 : 스톱워치
/ / 모듈 이름 : stopwatch_tb.v
/ / 프로젝트 이름 : 이세의 심층 튜토리얼
/ / 목표 장치 : xc3s200 - 4ft256
/ / 도구 버전 : ISE 7.1i
/ / 설명 :
/ /
/ / Verilog 테스트 비품 모듈에 의해 생성된 ISE : 스톱워치
/ /
/ / 종속성 :
/ /
/ / 수정 :
/ / 수정 0.01 - 파일 생성됨
/ / 추가 의견 :
/ /
////////////////////////////////////////////////// //////////////////////////////

모듈 stopwatch_tb;

/ / 입력
reg의 STRTSTOP;
reg 재설정;
reg의 CLK;

/ /이 출력
철사 SEG_A;
철사 SEG_B;
철사 SEG_C;
철사 SEG_D;
철사 SEG_E;
철사 SEG_F;
와이어 SEG_G;
철사 SEG_DP;
와이어 [3시];

/ /) (UUT를 인스턴스에서 시험 단위
스톱워치의 uut (
. STRTSTOP (STRTSTOP)
.에 reset (리셋),
. CLK (CLK)
. SEG_A (SEG_A)
. SEG_B (SEG_B)
., SEG_C (SEG_C)
. SEG_D (SEG_D)
. SEG_E (SEG_E)
. SEG_F (SEG_F)
,. SEG_G은) (SEG_G
. SEG_DP (SEG_DP)
. ()
);

초기 시작
/ / 입력을 초기화
STRTSTOP = 0;
RESET = 1;
CLK = 0;

/ / 마무리 재설정 글로벌 NS를위한 100 잠깐 만요
# 100;
끝
/ / 여기에 자극을 추가
/ /이 시계를 정의
항상 시작
# 10 CLK =이 ~ CLK;
끝

Reset과 STRTSTOP에 대해 / / 자극
초기 시작
# 150 RESET = 0;
# 200 STRTSTOP = 1;
# 3000 $ 마무리;
끝

endmodule

----------감사

 

[Guest]

[No message]

 

[vlsi_whiz]

레벨 디자인 상단 이것에 사용되는 모듈 u를 가지고 찾을 수 없습니다 오류가 있기 때문에 이세 수 있습니다.존재하는 꼭 그 모듈 및 프로젝트 포함하고 또한 그 일치하는 모듈 이름.이 오류를 해결합니다.