( ) 연산자

[omara007]

아무도 그것을 모두 합이 단순히
회 (N 1)
- 비트 std_logic_vector에서 수행 얻을 대표 2 n - 비트 std_logic_vectors
추가할 수 있으므로 ( ) 연산자를 정의하는 모든 VHDL 도서관 아는 사람?

 

[Vonn]

the lib에있다 [IEEE.NUMERIC_STD]

만약 파일에
대한 (에서)의 DV 검색
: numeric_unsigned.vhd
FPG가
이 기능 설명 :

도서관은 IEEE;
IEEE.STD_LOGIC_1164.all 사용;
IEEE.NUMERIC_STD.all 사용;

패키지 NUMERIC_UNSIGNED입니다

" "(패, 연구 : STD_LOGIC_VECTOR) 반환 STD_LOGIC_VECTOR 함수;
- 결과 SubType : STD_LOGIC_VECTOR (MAX는 (L' 길이, R'LENGTH) -1 downto 0).
- 결과 :
작자 미상 STD_LOGIC_VECTOR 벡터의 두 가지 다른 길이있을 수있습니다 추가할 수있습니다.

" "(패
갖는 : integer; 연구 : STD_LOGIC_VECTOR) 반환 STD_LOGIC_VECTOR 함수;
- 결과 SubType : STD_LOGIC_VECTOR (R'LENGTH - 1 downto 0).
- 결과 : 패 (긍정적일 수도 있고 부정적인), STD_LOGIC_VECTOR하는 INTEGER 추가
- 연구는 가정합니다 작자 미상 수있습니다.

" "(패 : STD_LOGIC_VECTOR; 연구
갖는 : integer) 반환 STD_LOGIC_VECTOR 함수;
- 결과 SubType : STD_LOGIC_VECTOR (L' 길이 - 1 downto 0).
- 결과 : STD_LOGIC_VECTOR 벡터 추정,
패, 정수, R.에 서명 추가

.
.
.
.
.

 

[Guest]

omara007 썼습니다 :

아무도 그것을 모두 합이 단순히 회 (N 1) - 비트 std_logic_vector에서 수행 얻을 대표 2 n - 비트 std_logic_vectors 추가할 수 있으므로 ( ) 연산자를 정의하는 모든 VHDL 도서관 아는 사람?

 

[omara007]

thnx 구토 ..
하지만 연장의 왕이이 (연장)를 지원합니까?..이 확장 기능을 구현하는 경우보다 더 (0 또는 서명 확장) ..
될 수이 서명을하고 서명을 추가하는 방법이나 과정에 영향을 미칠 수 있습니까?..해야합니까 서명된 언급 / 연산자 앞에 단어 작자 미상?또는 그것에 대한 패키지를 선언?

 

[jay_ec_engg]

내 생각엔 ...

도서관은 IEEE;
사용 ieee.std_logic_1164.all;
사용 ieee.std_logic_arith.all;
사용 ieee.std_logic_unsigned.all;

또는

사용 ieee.std_logic_singed.all;

이렇게 할 것이다 ...유일하게 할 필요가있다면 것좀 ur 벡터
2 비트의 ...다음 3 비트의 결과를 정의합니다.

 

[omara007]

아니 Jey ..
이 사실이 아니라고u 또는 서명되지 않은
패키지의 경우, 유 3의 벡터가에 - 비트 2 입력 벡터를 각각의 결과
2 - 비트 .. 서명으로 사용하실 수없습니다

오른쪽의 솔루션은 하나의 최근 제안했다 ..연장은 우리가 입력을 ..하지만 우리는이 단어의 구현을 알 필요가 EXTEND ..그것을 확장 또는 기호 확장 ..
제로입니다

이유는 우리가 수동으로 입력을
연장할 수있습니다 ..

 

[jay_ec_engg]

내가 일을해야한다고 생각 ...
메신저 그리 확신 ...난 지금 나와 함께있는 초고 집적 dont 응용 프로그램을 패키지로 의식이 ...
하지만 그건 .... 작동한다사용
는 A,
B : std_logic_vector (1 downto 0);
에 c : std_logic_vector (2 downto 0) :

프로세스
변수 x : std_logic_vector (2 downto 0)
시작

x : = B를;
C <= x;

작동이 확실 ..노력이 ..

 

[jitendra]

안녕하세요 친구,
여기에 하나 더 방법은 목표를 달성하는 것입니다 :
포함 ieee.std_logic_unsigned.all
==========
사용 ieee.std_logic_unsigned.all;
==========
작성 코드는 다음과 같습니다 :
==========
에 c : = ('0 '& 1) ('0'& b) 항;
==========
여기서 A와 B
n 비트 벡터 및 C 1 비트 벡터 n은없습니다.

안부,
Jitendra

 

[omara007]

jay_ec_engg 썼습니다 :프로세스

변수 x : std_logic_vector (2 downto 0)

시작x : = B를;

C <= x;

 

[jay_ec_engg]

다음 오류가 표시됩니다 ...
는 합성되지 않는 생각 ..확실하지 메신저 ...하지만 문제는 willbe 거기에 ..그게 정말 ...
유 노력 해요

C <= B를;???

 

[omara007]

아니 ..그것이 작동하지 않습니다
..

이유는 연산자의 구현은 2 피연산자와 결과가 모두 같은 벡터 길이의
의미 ..