G
Guest
Guest
안녕,
내가 VHDL Verilog에 일부 코드를 변환하는거야, 그리고 난 몇 가지 어려움이있다 :
VHDL 예를 들어, 우리는 그런식으로 뭔가를 작성할 수있습니다 :std_logic_vector에 d :에; - 제약 벡터 또는 포트어디 벡터의 크기가 인스턴스의 입력 폭에 의해 결정됩니다 그것에 연결된 신호를 ... 무슨 Verilog에서이 유사한 형태라도있어?
...
since I don't know its width, what's the similar to it in Verilog, if any?
이후로 나는 무엇을 그것에 Verilog에서 비슷한 경우가 자사의 너비 모르겠 또한, 만약 내가 건축에서이 벡터를 사용하는데, 난 signal'range
사용하는거야?
d 개 "= (디부 범위 ="'0 ');감사합니다
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />
내가 VHDL Verilog에 일부 코드를 변환하는거야, 그리고 난 몇 가지 어려움이있다 :
VHDL 예를 들어, 우리는 그런식으로 뭔가를 작성할 수있습니다 :std_logic_vector에 d :에; - 제약 벡터 또는 포트어디 벡터의 크기가 인스턴스의 입력 폭에 의해 결정됩니다 그것에 연결된 신호를 ... 무슨 Verilog에서이 유사한 형태라도있어?
...
since I don't know its width, what's the similar to it in Verilog, if any?
이후로 나는 무엇을 그것에 Verilog에서 비슷한 경우가 자사의 너비 모르겠 또한, 만약 내가 건축에서이 벡터를 사용하는데, 난 signal'range
사용하는거야?
d 개 "= (디부 범위 ="'0 ');감사합니다
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />